2025年计算机系统原理课程期末考试试题及答案

2025年计算机系统原理课程期末考试试题及答案一、单项选择题（每题2分，共20分）1.冯·诺依曼结构计算机的核心特征是（）A.程序和数据独立存储B.存储程序并按地址顺序执行C.采用并行计算单元D.支持直接内存访问（DMA）2.某处理器执行10^6条指令，总时钟周期数为1.5×10^6，则其CPI（每条指令时钟周期数）为（）A.1.0B.1.5C.2.0D.2.53.TLB（转换旁路缓冲器）的主要作用是（）A.加速虚拟地址到物理地址的转换B.提高Cache命中率C.减少主存访问延迟D.优化指令流水线效率4.某Cache采用4路组相联映射，块大小为64B，总容量为256KB。若主存地址为36位，则组号字段的位数为（）A.8B.10C.12D.145.以下关于DRAM刷新的描述，正确的是（）A.刷新操作需CPU主动触发B.按行刷新，每次刷新一行C.刷新过程中不影响正常访问D.刷新周期与存储容量无关6.超标量处理器的关键技术是（）A.增加流水线级数B.同时发射多条指令C.动态分支预测D.寄存器重命名7.虚拟地址空间大小由（）决定A.主存容量B.页表大小C.地址总线宽度D.操作系统配置8.RISC-V指令集的典型特征是（）A.复杂指令类型B.变长指令编码C.仅LOAD/STORE指令访问内存D.大量专用寄存器9.总线仲裁中，独立请求方式的优点是（）A.仲裁速度快B.硬件复杂度低C.优先级固定D.支持分布式控制10.MESI协议中，“S”状态表示（）A.数据已修改且仅本地有效B.数据未修改且多个缓存共享C.数据未修改且仅本地有效D.数据无效二、填空题（每空1分，共10分）1.指令周期通常包括取指、译码、（）、（）和写回阶段。2.主存与Cache的映射方式包括全相联、（）和（）。3.虚拟内存管理中，页表项通常包含有效位、（）和（）。4.总线传输周期包括（）、（）、数据传输和结束阶段。5.动态流水线调度技术主要通过（）和（）实现指令重排。三、简答题（每题6分，共30分）1.比较哈佛结构与冯·诺依曼结构的差异，并说明各自适用场景。2.简述Cache写通（Write-Through）和写回（Write-Back）策略的区别及适用场景。3.解释TLB缺失时的处理流程（假设页表已在主存中）。4.说明超标量处理器与超流水线处理器在提高性能上的不同思路。5.分析DRAM与SRAM在存储原理、速度、密度上的主要差异。四、分析题（每题10分，共30分）1.某处理器指令集包含算术、LOAD、分支三类指令，占比分别为70%、20%、10%，对应CPI为1、3、4。（1）计算平均CPI；（2）若通过优化使LOAD指令CPI降至2，其他不变，新的平均CPI是多少？2.某计算机主存地址32位，Cache采用8路组相联，块大小128B，总容量512KB。（1）计算主存地址中组号、块内偏移、标记字段的位数；（2）若Cache命中率为95%，主存访问时间为100ns，Cache访问时间为10ns，计算平均访问时间。3.某系统采用4级页表的虚拟内存管理，虚拟地址48位，页大小4KB，每页表项8字节。（1）计算每级页表对应的虚拟地址位数；（2）说明为何4级页表可避免页表占用过多连续内存空间。五、设计题（10分）设计一个支持三级Cache（L1、L2、L3）的存储系统，要求：（1）给出L1、L2、L3的容量、相联度、块大小等关键参数；（2）说明各层Cache的设计目标及参数选择依据；（3）分析如何通过一致性协议（如MESI）保证多级Cache间的数据一致性。答案一、单项选择题1.B2.B3.A4.B5.B6.B7.C8.C9.A10.B二、填空题1.执行、访存；2.直接映射、组相联映射；3.修改位（脏位）、物理页号；4.申请总线、仲裁；5.保留站、重排序缓冲。三、简答题1.差异：哈佛结构程序和数据存储在独立的存储器中，拥有独立的总线；冯·诺依曼结构程序和数据共享同一存储器及总线。适用场景：哈佛结构适合对速度要求高的实时系统（如DSP）；冯·诺依曼结构因灵活性高，广泛用于通用计算机。2.写通策略：Cache写命中时，同时更新主存；优点是数据一致性好，缺点是写操作慢。写回策略：Cache写命中时仅更新Cache，标记“脏位”，当块被替换时再写回主存；优点是减少主存写次数，速度快，缺点是需处理脏数据一致性。3.TLB缺失时，处理器根据虚拟地址中的页号访问页表（可能多级页表），查找到对应的物理页号后，将（虚拟页号，物理页号）存入TLB（若TLB未满），再重新执行地址转换。若页表项无效（缺页），则触发缺页中断，由操作系统加载页面到主存。4.超标量通过增加指令发射单元（如多个ALU），在一个时钟周期内同时发射多条指令（如2-4条），依赖指令级并行（ILP）提高吞吐量；超流水线通过增加流水线级数（如将5级增至10级），缩短每级延迟，提高时钟频率，本质是时间上的并行。5.存储原理：DRAM利用电容存储电荷（需刷新），SRAM利用触发器（双稳态电路）存储；速度：SRAM快于DRAM（纳秒级vs.几十纳秒）；密度：DRAM密度更高（电容结构简单），SRAM因含多个晶体管密度低。四、分析题1.（1）平均CPI=0.7×1+0.2×3+0.1×4=0.7+0.6+0.4=1.7；（2）新平均CPI=0.7×1+0.2×2+0.1×4=0.7+0.4+0.4=1.5。2.（1）块大小128B=2^7B，块内偏移7位；总块数=512KB/128B=4096块，组数=4096/8=512组=2^9组，组号9位；标记位数=32-9-7=16位。（2）平均访问时间=命中率×Cache时间+失效率×主存时间=0.95×10ns+0.05×(10ns+100ns)=9.5ns+5.5ns=15ns（注：主存访问需先访问Cache，故失效率时总时间为Cache时间+主存时间）。3.（1）页大小4KB=2^12B，页内偏移12位；剩余虚拟地址48-12=36位，4级页表每级占36/4=9位（每级页表索引9位）。（2）4级页表通过分层索引，仅当前进程使用的页表项需驻留内存，未使用的页表无需加载，避免了单级页表需连续存储所有页表项的问题，减少内存占用。五、设计题（1）参数设计：L1（一级Cache）：容量32KB，4路组相联，块大小64B；L2（二级Cache）：容量256KB，8路组相联，块大小128B；L3（三级Cache）：容量8MB，16路组相联，块大小256B。（2）设计目标及依据：L1追求速度，小容量、小颗粒（块大小64B）减少访问延迟，4路平衡命中与硬件复杂度；L2作为L1和L3的缓冲，更大容量（256KB）提高局部性覆盖，8路提升命中率，块大小128B减少L1失效率；L3为多核共享，大容量（8MB）减少主存访问，16路应对多核心竞争，块大小256B利用空间局部性。（3）一致性保证：L1和L2采用MESI协议，每个Cache行标记状态（Modified/Exclusive/Shared/Invalid）。当L