《计算机组成原理》-第４章

第４章存储子系统４.１存储系统概述４.２半导体存储原理４.３主存储器的组织４.４高速缓冲存储器４.５并行存储系统返回４.１存储系统概述存储系统是由存放程序和数据的各种存储设备、控制部件和管理信息调度的设备（硬件）和算法（软件）组成，是计算机系统的重要组成部分。主存储器不能同时满足存取速度快、存储容量大、成本低的要求，现代计算机系统需要有速度由慢到快、容量由大到小的多级层次存储器，结合最优的控制调度算法及成本，构成具有可接受性能的存储系统。４.１.１存储系统的层次结构存储系统是指把两种或者两种以上不同存储容量、不同存取速度、不同价格的存储器组成层次结构，通过管理软件和辅助硬件将不同性能的存储器组合成有机的整体，这称为计算机的存储层次或存储体系。下一页返回４.１存储系统概述存储系统的性能由构成它的多个存储器性能决定，其速度接近于存储器中速度最快的，单位价格接近于存储器中价格最便宜的，而容量等于或者接近于存储器容量最大的。现代计算机对存储器的要求是容量大、速度快、成本低，但在一个存储器中要求同时兼顾这三方面是困难的。为了解决这方面的矛盾，目前在计算机系统中，通常采用多级存储器体系结构，即使用高速缓冲存储器（Ｃａｃｈｅ）、主存储器和外存储器，如图４－１所示。ＣＰＵ能直接访问的存储器称为内存储器，它包括Ｃａｃｈｅ和主存储器。上一页下一页返回４.１存储系统概述ＣＰＵ不能直接访问外存储器，外存储器的信息必须调入内存储器后才能被ＣＰＵ处理。在这３种存储器中，Ｃａｃｈｅ容量最小，辅存容量最大；Ｃａｃｈｅ的速度最快，辅存的速度最慢；Ｃａｃｈｅ的价格最高，辅存的价格最低。为了解决三者之间的性能矛盾，采用了层次结构的存储系统。１.主存与辅存之间的关系主存的优点是速度快，缺点是容量较小、单位成本高、断电后信息丢失；辅存的优点是容量大、信息长久保存、单位成本低，缺点是存取速度慢。上一页下一页返回４.１存储系统概述构造“主存－辅存”存储系统的目的是弥补主存容量的不足，该存储系统是在主存外增加一个容量更大、价格更低、速度更慢的存储器（称为辅存，一般是硬盘），依靠辅助软硬件的作用，将其与主存构成一个整体。“主存－辅存”存储系统常被用来实现虚拟存储器，向编程人员提供更大的虚拟存储空间。通过软件、硬件结合，将主存和辅存统一成一个整体，形成了一个存储系统。从整体上看，其速度接近于主存的速度，容量接近于辅存的容量，每位平均价格接近于辅存平均价格，解决了容量与成本间的矛盾。这种系统就是现在广泛使用的虚拟存储系统，虚地址与实地址的转换都不必由应用程序员来安排，即对应用程序员是透明的。上一页下一页返回４.１存储系统概述２.主存和高速缓存（Ｃａｃｈｅ）之间的关系ＣＰＵ性能提升很快，但主存性能的提高却相对较慢，因此，ＣＰＵ和主存之间频率平衡的问题越来越大。为解决ＣＰＵ和主存之间的速度差距、提高整机的运算速度，在ＣＰＵ和主存之间增加一级或两级速度高、容量较小且每位价格高的高速缓冲存储器（Ｃａｃｈｅ）。Ｃａｃｈｅ的优点是速度快，容量小，单位成本高。借助于系统硬件，将Ｃａｃｈｅ与主存构成一个存储系统，该系统速度接近于Ｃａｃｈｅ的速度，但价格和容量还是接近于主存，从而弥补了主存速度的不足。Ｃａｃｈｅ的存储控制和管理完全由硬件实现。上一页下一页返回４.１存储系统概述４.１.２存储器的分类１.按存储介质分类存储器中的存储体负责以存储元件的状态变化来存储二进制数据，存储元件、存储体采用的物理材料一般被称为存储介质。当前根据存储介质主要将存储器分为半导体存储器、磁存储器和光存储器三种。半导体存储器是用半导体器件组成的存储器。按其制造工艺可再分为双极晶体管存储器和ＭＯＳ晶体管存储器。该类存储器体积小、存储速度快、存储密度高、与逻辑电路接入容易，主要用作高速缓冲存储器、主存储器、只读存储器、堆栈存储器等。半导体存储器主要分为双极型半导体存储器（ＴＴＩ型）和ＭＯＳ型半导体存储器。上一页下一页返回４.１存储系统概述ＴＴＩ型存储器虽然存取速度较快，但是由于功耗较大且集成度低，导致成本较高，在现代的计算机组成中往往只用其来制作高速缓存；而ＭＯＳ型存储器功耗小、集成度高，虽然存取速度略低但成本也相应较低，现在的主存储器（内存）大多使用ＭＯＳ型存储器。磁表面存储器是用某些磁性材料做成的存储器。磁盘存储器、磁带存储器均属于此类存储器。该类存储器存储容量大，价格低；记录介质可以重复使用；存储的信息可以长期存在不丢失，甚至可以脱机存储。对该类存储器进行非破坏性读出时不需要再生信息。磁表面存储器在计算机系统中作为辅助大容量存储器使用，用以存放系统文件、大型文件、数据库等大量数据和信息。上一页下一页返回４.１存储系统概述磁存储器主要分为磁芯存储器和磁表面存储器。前者由于制作工艺复杂、成本较高，已经基本被半导体存储器所取代。磁表面存储器是将磁性材料涂于载体介质表面作为存储介质的存储器，通过电磁原理进行二进制数据的记录。常见的磁盘、磁带都属于磁表面存储器。光存储器是指利用光学原理进行二进制数据存取的存储器，ＣＤ、ＤＶＤ等光盘形式的存储器都属于光存储器。总体而言，现代计算机还是电子计算机，由于光也可利用“通”、“断”两种状态来表示二进制数据，很多研究机构和科研人员正在着力进行光计算机的研究。２.按功能分类上一页下一页返回４.１存储系统概述前者由于制作工艺复杂、成本较高，已经基本被半导体存储器所取代。磁表面存储器是将磁性材料涂于载体介质表面作为存储介质的存储器，通过电磁原理进行二进制数据的记录。常见的磁盘、磁带都属于磁表面存储器。光存储器是指利用光学原理进行二进制数据存取的存储器，ＣＤ、ＤＶＤ等光盘形式的存储器都属于光存储器。总体而言，现代计算机还是电子计算机，由于光也可利用“通”、“断”两种状态来表示二进制数据，很多研究机构和科研人员正在着力进行光计算机的研究。２.按功能分类上一页下一页返回４.１存储系统概述通常外存不直接和计算机的其他部件交换数据，只是成批地与主存交换信息。常见的外存设备有硬盘、闪盘、光盘和磁带等。外存容量大、存取速度慢、断电后数据不丢失。高速缓冲存储器简称Ｃａｃｈｅ，用来存放主存中经常使用的内容的备份，它被用在两个速度不同的部件ＣＰＵ与主存之间，起到速度缓冲的作用。目前ＣＰＵ中一般都包含有片内一级Ｃａｃｈｅ和二级Ｃａｃｈｅ，较新的ＣＰＵ还包含有三级Ｃａｃｈｅ。Ｃａｃｈｅ的存储容量很小，但是存取速度极快，一般来说，完全可以跟上ＣＰＵ的运算速度，但Ｃａｃｈｅ的价格也是极高的。上一页下一页返回４.１存储系统概述控制存储器用来存放实现全部指令系统的所有微程序，是一种只读型存储器，一旦微程序固化，机器运行时则只读不写。每次读出一条微指令，运行这条微指令；再重复这一过程直到运行结束。通常将读出一条微指令并执行微指令的时间总和称为一个微指令周期。控制存储器的字长就是微指令字的长度，其存储容量视机器指令系统而定，即取决于微指令的数量。对控制存储器的要求是读出周期要短，因此通常采用双极型半导体只读存储器。３.按访问方式分类上一页下一页返回４.１存储系统概述对存储器的访问实质上就是对存储单元的访问，根据寻找访问单元的方式，可以将存储器分为两类———随机访问存储器和顺序访问存储器。随机访问存储器（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，ＲＡＭ）是应用较多的存储器，大多半导体存储器都属于随机访问存储器。这里所指的随机指的是被访问单元的位置是随机的、独立的。换言之，ＲＡＭ中的每一个单元都可以独立地直接访问。在不考虑访问局部性原理等统计策略级问题的前提下，每两次连续访问之间的关系是独立的，两次访问单元的位置与访问时间无关。在计算机系统中，ＲＡＭ主要用作主存和高速缓冲存储器。上一页下一页返回４.１存储系统概述顺序访问存储器（ＳｅｑｕｅｎｔｉａｌＡｃｃｅｓｓＭｅｍｏｒｙ，ＳＡＭ），ＳＡＭ中的单元一般不能被独立访问。当有存取操作时，ＳＡＭ先根据欲访问单元地址定位至一个储存块（存储单元集合），再按顺序寻找到欲访问的单元进行存取操作。最为极限的情况下，ＳＡＭ会从存储体的第一个单元开始按顺序逐个查找，直至找到欲访问单元。因此，相比ＲＡＭ而言，ＳＡＭ往往具有较低的访问速度，但在价格、容量的指标上优势比较明显。上一页返回４.２半导体存储原理目前使用广泛的内部存储器是半导体存储器。根据信息存储的机理不同，又分为静态读写存储器（ＳＲＡＭ）和动态读写存储器（ＤＲＡＭ）。SRAM的优点是存取速度快，但存储容量没有ＤＲＡＭ的大。４.２.１静态存储单元与芯片１.静态随机存储器原理静态随机存储器（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，ＳＲＡＭ）是一种重要的随机存储器，也是当前应用最广的一种随机存储器。其名称的“静态”主要是相对于动态随机存储器的“动态”而言的，即该种存储器只要保持有源状态，其中所储存的数据就可以一直保持而不丢失。下一页返回４.２半导体存储原理动态随机存取内存(ＤＲＡＭ)里面所储存的数据即使在有源状态下也只能保持较短的时间，需要不断地进行刷新来维持数据的存储状态。目前的ＳＲＡＭ主要使用价格低廉、功耗较小的ＭＯＳ管制作。图４－２所示为ＳＲＡＭ存储位元的一种六管存储位元电路基本结构，其中的Ｔ１和Ｔ２管构成双稳态正反馈电路，Ｔ３和Ｔ４管作为负载管，Ｔ５和Ｔ６管作为控制字线和位线的门控管。当没有访问操作时，字线处于低电平状态，两根位线上呈高电平状态。由于门控管Ｔ５和Ｔ６截止，Ｔ１和Ｔ２将保持原有的稳定状态。当存储元进行写入访问时，字线上需加载高电平。上一页下一页返回４.２半导体存储原理欲写０时，在位线０上加载低电平；欲写１时，在位线１上加载低电平。当位线０上加载低电平时，Ｔ２管被截止Ｔ１管导通，这种状态被记为０。反之，Ｔ１管被截止Ｔ２管导通，这种状态被记为１。当存储元进行读取访问时，字线上也需加载高电平，Ｔ５和Ｔ６管被打开。当存储状态为０的时候，电流将通过Ｔ５和Ｔ１管流入地线。当存储状态为１的时候，电流将流到位线１上。这样的电流流动不会改变Ｔ１和Ｔ２管的状态，因此被称为非破坏性读出，即数据读出后对存储单元的数据存储状态没有影响。２.静态随机存储器芯片结构上一页下一页返回４.２半导体存储原理静态随机存储器芯片由存储体、地址译码器、驱动器Ｉ／Ｏ电路等组成。地址译码器输出有６４条选择线，称为行线，其作用是打开每个存储位元的输入与非门。当外部输入数据为１时，锁存器记忆１；当外部输入数据为０时，锁存器记忆０。地址译码有两种方式：一种是单译码方式，适用于小容量存储器；另一种是双译码方式，适用于大容量存储器。单译码结构也称字结构，在这种方式中，地址译码器只有一个，译码器的输出叫字选线，而字选线选择某个字（某存储单元）的所有位。上一页下一页返回４.２半导体存储原理第二种是目前的ＳＲＡＭ芯片都普遍采用的双译码方式，以便组织更大的存储容量。双译码方式的实质是采用了二级译码，即将地址分成Ｘ向、Ｙ向两部分，第一级进行Ｘ向（行译码）和Ｙ向（列译码）的独立译码，然后在存储阵列中完成第二级的交叉译码。而数据宽度有１位、２位、８位，甚至有更多的字节。３.芯片的封装将存储体、译码器以及Ｉ／Ｏ电路等控制电路封装起来，则成了存储器芯片。图４－４（ａ）表示存储容量为３２Ｋ×８位的ＳＲＡＭ逻辑结构图。上一页下一页返回４.２半导体存储原理它的地址线共１５条，其中Ｘ方向８条（Ａ０～Ａ７），经行译码输出２５６行，Ｙ方向７条（Ａ８～Ａ１４），经列译码输出１２８列，存储阵列为三维结构，即２５６行×１２８列×８位。双向数据线有８条，即Ｄ０～Ｄ７，向ＳＲＡＭ写入信息时，８个输入缓冲器被打开，而８个输出缓冲器被关闭，因而８条Ｉ／Ｏ数据线上的数据写入到存储阵列中去。从ＳＲＡＭ读出信息时，８个输出缓冲器被打开，８个输入缓冲器被关闭，读出的数据送到８条Ｉ／Ｏ数据线上。结合存储位元与芯片结构，可以得知使用ＳＲＡＭ芯片进行访问操作的一般控制流程。上一页下一页返回４.２半导体存储原理首先，ＳＲＡＭ芯片往往提供片选信号ＣＳ、访问功能控制信号等基本控制信号线与数据总线、地址总线接口。当欲访问ＳＲＡＭ芯片的时候，首先将地址信号送上地址总线，然后送出片选信号和访问功能控制信号，最后再与数据总线进行数据的交换。数据总线上的数据往往需要保持较长的时间，以增加数据访问的可靠性，即防止数据总线上的数据没有被及时接收。数据总线上出现有效数据后，功能控制信号才能恢复成非有效状态，地址总线上的地址信号也才允许变更。地址总线上的有效信号持续时间称为访问周期，又称为存取周期。上一页下一页返回４.２半导体存储原理读取操作中地址总线上的有效信号持续时间称为读周期时间；存储操作中地址总线上的有效信号持续时间称为写周期时间。通常情况下，令读周期时间等于写周期时间，即两者都等于存取周期。ＳＲＡＭ的特点是在有源的条件下所存储的数据不会丢失，结构比较简单，具有较高的可靠性，访问速度也比较快，功耗较小。但由于构成一个存储单元往往需要多个ＭＯＳ管才能完成，这使得ＳＲＡＭ的成本相对较高，集成度也较低。４.静态随机存储器的读／写时序（１）读周期时序上一页下一页返回４.２半导体存储原理静态随机存储器的读、写周期的时序借助静态ＲＡＭ芯片２１１４的读、写周期来说明。读周期时序如图４－５所示，在整个读周期中，ＷＥ始终为高电平，因而图中将其省略了。读周期tRC是指对芯片进行两次连续读操作的最小间隔时间。读时间tA表示从地址有效到数据稳定所需的时间，显然读时间小于读周期。从片选失效到输出高阻需一段时间ｔＯＴＤ，故地址失效后，数据线上的有效数据有一段维持时间ｔＯＨＡ，以保证所读的数据可靠。（２）写周期时序上一页下一页返回４.２半导体存储原理写周期ｔＷＣ是对芯片进行连续两次写操作的最小间隔时间。图４－６是２１１４ＲＡＭ写周期时序。写周期包括滞后时间ｔＡＷ、写入时间ｔＷ和写恢复时间ｔＷＲ。在有效数据出现前，ＲＡＭ的数据线上存在着前一时刻的数据ＤＯＵＴ（如图４－５所示的维持时间），故在地址线发生变化后，ＣＳ、ＷＥ均需滞后ｔＡＷ再有效，以避免将无效数据写入到ＲＡＭ的错误。但写允许ＷＥ失效后，地址必须保持一段时间，称为写恢复时间。此外，ＲＡＭ数据线上的有效数据（即ＣＰＵ送至RAM的写入数据ＤＩＮ）必须在CS、ＷＥ失效前的ｔＤＷ时刻出现，并延续一段时间ｔＤＨ（此刻地址线仍有效，ｔＷＲ＞ｔＤＨ），以保证数据的可靠写入。上一页下一页返回４.２半导体存储原理已封装的ＲＡＭ芯片读写时序关系已被确定，因此，将芯片与ＣＰＵ连接时，必须注意芯片中相互间的时序匹配关系，否则ＲＡＭ将无法正常工作。对于具体某个ＲＡＭ芯片的读／写周期时序，可以分别查看其具体的参数资料。４.２.２动态存储单元与芯片１.动态随机存储器原理ＳＲＡＭ成本高的主要原因在于使用了较多的ＭＯＳ管来设计存储位元，那么如果降低组成存储位元的ＭＯＳ管数量，显而易见可以降低存储器的成本。上一页下一页返回４.２半导体存储原理ＳＲＡＭ中利用ＭＯＳ管的翻转状态来表示二进制的状态，即利用数据线上是否有电流流动来表示被存储的数据是“０”还是“１”。电容作为储能器件也可以实现类似的功能，即利用内部是否存储有电荷来表示二进制的状态。使用电容代替ＭＯＳ管来做状态存储器件显然可以极大地降低成本，这就是动态随机存储器的设计初衷。动态随机存取存储器（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ，ＤＲＡＭ）也是一种半导体存储器，主要的作用原理是利用电容内是否储存有电荷来代表一个二进制位（ｂｉｔ）是１还是０。上一页下一页返回４.２半导体存储原理常见的ＤＲＡＭ存储位元结构有四管ＭＯＳ型、三管ＭＯＳ型和单管ＭＯＳ型。下面主要对单管ＭＯＳ型的工作方式进行介绍。单管ＭＯＳ型动态存储单元结构如图４－７所示。当存储单元被选中后，字选择线加载高电平，使得控制管Ｔ被打开，电流在数据线和存储电容Ｃ之间流动。写入１时，数据线呈高电平状态，电流通过Ｔ流入Ｃ中；写入０时，数据线呈低电平状态，将Ｃ中的电流导出，使其内部不存有正电荷。读出时，如果Ｃ中有正电荷，将有电流流过Ｔ管，拉升数据线上的电平状态；否则数据线仍保持低电平状态。上一页下一页返回４.２半导体存储原理ＤＲＡＭ的读取是破坏性的读取，一旦进行读取操作，将可能导致电容中失去正电荷，呈现无电荷状态，因此必须在读出后进行重写工作，即还原读取前电容的存储状态，即“刷新”。电容在实际工作中会有漏电的现象，从而导致内部存储正电荷不足而丢失存储的状态。虽然读出后的重写工作可以为电容补充电荷，但是并不是每一个电容在电荷泄漏前都可以被访问到。因此，为了使其能正常工作，即使没有读取操作，也要进行周期性的重写工作，否则无法长期保持存储状态。也正是由于需要周期性的定时刷新，这种利用电容存储电荷性质制成的存储器被称为“动态”存储器。上一页下一页返回４.２半导体存储原理２.动态ＲＡＭ芯片结构与封装动态ＲＡＭ存储器的封装与静态ＲＡＭ存储器的封装类似，１Ｍ×４位的芯片逻辑和管脚图如图４－８所示。图４－８(ａ)为１Ｍ×４位ＤＲＡＭ芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（ＮＣ）。图４－８（ｂ）是该芯片的逻辑结构图。通过与前面的ＳＲＡＭ进行比较，存储芯片结构不同的是：①增加了行地址锁存器和列地址锁存器。②增加了刷新计数器和相应的控制电路。上一页下一页返回４.２半导体存储原理４.２.３动态存储器的刷新刷新的过程实质是先将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程。由于存储单元被访问是随机的，有可能某些存储单元长期得不到访问，不能进行存储器的读／写操作，其存储单元内的原信息将会慢慢消失。为此，必须采用定时刷新的方法，它规定在一定的时间内，对动态ＲＡＭ的全部基本单元电路必须做一次刷新，一般取２ｍｓ，这个时间称为刷新周期，又称再生周期。刷新是一行一行进行的，必须在刷新周期内，由专用的刷新电路来完成对基本单元电路的逐行刷新，才能保证动态ＲＡＭ内的信息不丢失。通常有三种刷新方式：集中式刷新、分散式刷新和异步式刷新。上一页下一页返回４.２半导体存储原理１.集中式刷新集中式刷新是在规定的一个刷新周期内，对全部存储单元集中一段时间逐行进行刷新，此刻必须停止读／写操作，此时称为ＣＰＵ的“死区”。例如，对刷新周期为２ｍｓ的内存来说，所有行的集中式刷新必须每隔２ｍｓ进行一次。为此，将２ｍｓ的时间分为两部分：前一段时间进行正常的读／写操作，后一段时间（２ｍｓ至正常读／写周期时间）作为集中刷新操作时间。此时正常的读／写操作停止，数据线输出被封锁。等所有行刷新结束后，又开始正常的读／写周期。２.分散式刷新方式上一页下一页返回４.２半导体存储原理在这种刷新方式中，定义系统对存储器的存取周期是存储器本身的存取周期的两倍。把系统的存取周期平均分为两个操作阶段，前一个阶段用于对存储器的正常访问，后一个阶段用于刷新操作，每次刷新一行，如图４－９（ｂ）所示。显然这种刷新方式没有“死区”，但由于没有充分利用所允许的最大的刷新时间间隔，以致刷新过于频繁，人为降低了存储器的速度。３.异步式刷新方式异步式刷新方式是上述两种方式的折中。。仍然使用上面相同的例子，只要每隔２ｍｓ／１２８＝１５.６２５μｓ时间间隔刷新一次（１２８个存储单元电路）即可。上一页下一页返回４.２半导体存储原理取存取周期的整数倍，则每隔１５.５μｓ时间间隔刷新一次，在１５.５μｓ中前１５μｓ（即３０个存取周期）用于正常的存储器的访问，后０.５μｓ用于刷新，如图４－９（ｃ）所示。异步式刷新方式既充分利用了所允许的最大的刷新时间间隔，保持了存储器的应有速度，又大大缩短了“死区”时间，所以是一种常用的刷新方式。４.２.４半导体只读存储器与芯片半导体只读存储器常作为主存的一部分，用于存放一些固定的程序，如监控程序、启动程序、磁盘引导程序等。只要一接通电源，这些程序就能自动运行。上一页下一页返回４.２半导体存储原理此外，只读存储器还可以用作控制存储器、函数发生器、代码转换器等。在输入／输出设备中，常用ＲＯＭ存放字符、汉字等的点阵图形信息。按ＲＯＭ的原始定义，一旦注入原始信息即不能改变，但随着用户的需要，总希望能任意修改ＲＯＭ内的原始信息。这便出现了ＰＲＯＭ、ＥＰＲＯＭ和ＥＥＰＲＯＭ等。对半导体ＲＯＭ而言，基本器件为两种：ＭＯＳ型和ＴＴＬ型。１.掩模ＲＯＭＭＯＳ型掩模ＲＯＭ如图４－１０所示，其容量为１Ｋ×１位，采用重合法驱动，行、列地址线分别经行、列译码器，各有３２根行、列选择线。上一页下一页返回４.２半导体存储原理行选择线与列选择线交叉处既可有耦合元件ＭＯＳ管，也可以没有。列选择线各控制一个列控制管，３２个列控制管的输出端共连一个读放大器。当地址为全“０”时，第０行、第０列被选中，若其交叉处有耦合元件ＭＯＳ管，因其导通而使列线输出为地电平，经读放大器反相为高电平，输出“１”。当地址Ａ４～Ａ０为１１１１，Ａ９～Ａ５为０００００时，即第３１行、第０列被选中，但此刻行、列的交叉处无ＭＯＳ管，０列线输出为高电平，经读放大器反相为“０”输出。可见，用行、列交叉处是否有耦合元件ＭＯＳ管，便可区分原存“１”还是存“０”。当然，此ＲＯＭ制成后不可能改变原行、列交叉处的ＭＯＳ管是否存在，所以，用户是无法改变原始状态的。上一页下一页返回４.２半导体存储原理２.ＰＲＯＭＰＲＯＭ是可以实现一次性编程的只读存储器，图４－１１示意一个由双极型电路和熔丝构成的基本单元电路。在这个电路中，基极由行线控制，发射极与列线之间形成一条镍铬合金薄膜制成的熔丝（可用光刻技术实现），集电极接电源ＶＣＣ。熔丝断和未断可区别其所存信息是“１”或“０”３.ＥＰＲＯＭＥＰＲＯＭ是一种可擦除可编程只读存储器。它可以由用户对其所存信息做任意次的改写。上一页下一页返回４.２半导体存储原理目前用得较多的ＥＰＲＯＭ是由浮动栅雪崩注入型ＭＯＳ管构成，又称为ＦＡＭＯＳ型ＥＰＲＯＭ。用ＭＯＳ管构成的ＥＰＲＯＭ存储阵列结构示意图如图４－１２所示。工作时根据送来的地址选中某一条字线，便之为高电平，从而使与该字线连接的ＭＯＳ管导通。若与其相连的ＭＯＳ管有电荷（即原存０），则ＭＯＳ管导通，因此相应位线为低电平，经读出放大器输出为０。若与其相连的ＭＯＳ管无电荷（即原存１），则由于ＭＯＳ管不通，使ＭＯＳ管无导通回路，因而相应位线为高电平，经读出放大器输出为１。上一页下一页返回４.２半导体存储原理目前ＥＰＲＯＭ芯片有很多种，图４－１２所示的是Ｉｎｔｅｌ２７１６芯片的内部结构图。２７１６芯片是一个２Ｋ×８位的ＥＰＲＯＭ芯片，正常工作时，要求单一的＋５Ｖ电源。ＶＰＰ在脱机编程时加＋２５Ｖ电源，正常工作时加＋５Ｖ电源。表４－１给出了该芯片的工作模式选择。ＥＰＲＯＭ的改写可用两种方法，一种用紫外线照射，但擦除时间比较长，而且不能对个别需改写的单元进行单独擦除或重写。另一种方法用电气方法将存储内容擦除，再重写。甚至在联机条件下，用字擦除方式或页擦除方式，既可局部擦写，又可全部擦写，这种ＥＰＲＯＭ就是ＥＥＰＲＯＭ。上一页下一页返回４.２半导体存储原理进入到２０世纪８０年代，又出现了一种闪速存储器（ＦｌａｓｈＭｅｍｏｒｙ），又称快擦型存储器，它是在ＥＰＲＯＭ和ＥＥＰＲＯＭ工艺基础上产生的一种新型的，具有性能价格比更好、可靠性更高的可擦写非易失性存储器。它既有ＥＰＲＯＭ的价格便宜、集成度高的优点，又有ＥＥＰＲＯＭ电可擦除重写的特性。它具有整片擦除的特点，其擦除、重写的速度快。一块１Ｍ位的闪速存储芯片的擦除、重写时间小于５μｓ，比一般标准的ＥＥＰＲＯＭ快得多，已具备了ＲＡＭ的功能，可与ＣＰＵ直接连接。它还具有高速编程的特点，例如，采用快速脉冲编程算法对２８Ｆ２５６闪速存储芯片每字节的编程时间仅需１００μｓ。上一页下一页返回４.２半导体存储原理此外，该器件具有存储器访问周期短、功耗低及与计算机接口简单等优点。在需要周期性地修改存储信息的应用场合，闪速存储器是一个极为理想的器件，因为它至少可以擦写／编程１００００次，这足以满足用户的需要。它比较适合于作为一种高密度、非易失的数据采集和存储器件。在便携式计算机、工控系统及单片机系统中得到大量应用，近年来已将它用于微型计算机中存放输入／输出驱动程序和参数等。非易失性、长期反复使用的大容量闪速存储器还可替代磁盘，例如，在笔记本手掌型袖珍计算机中都大量采用闪速存储器做成固态盘替代磁盘，使计算机平均无故障时间大大延长，功耗更低，体积更小，消除了机电式磁盘驱动器所造成的数据“瓶颈”。上一页返回４.３主存储器的组织４.３.１存储容量的扩展ＣＰＵ对存储器进行读写操作，首先要由地址总线给出地址信号，然后要发出相应的读、写控制信号，最后才能在数据总线上进行信息交流。所以，存储芯片与ＣＰＵ的连接主要有以下三个部分：地址信号线的连接、数据信号线的连接、控制信号线的连接。由于一块存储器芯片的容量是有限的，因此内存总是由一定数量的存储器芯片构成。要组成一个主存储器，首先考虑如何选芯片以及如何把许多芯片连接起来的问题，然后通过地址信号线、数据信号线和控制信号线三个部分将整个存储器与ＣＰＵ连接起来。下一页返回４.３主存储器的组织存储芯片的选择通常要考虑存取速度、存储容量、电源电压、功耗及成本等多方面的因素。就内存所需芯片的数量而言，可由下面的公式求得：常见的ＲＡＭ芯片类型以及相关参数信息见表４－２。通常存储器芯片在单元数和位数方面都与要搭建的存储器有很大差距，所以需要在字方向和位方向两个方面进行扩展，按扩展方向分为下列三种情况：１.位扩展上一页下一页返回４.３主存储器的组织如果芯片的单元数（字数）与存储器要求的单元数是一致的，但是存储芯片中单元的位数不能满足存储器的要求，就需要进行位扩展，即位扩展只是进行位数扩展（加大字长），不涉及增加单元数。位扩展的连接方式是将所有存储器芯片的地址线、片选信号线和读／写控制线一一并联起来，而将各芯片的数据线单独列出，分别接到ＣＰＵ数据总线的对应位。如图４－１３所示，图中ＭＲＥＱ为ＣＰＵ访问存储器请求信号。例如用６４Ｋ×１的ＳＲＡＭ芯片组成６４Ｋ×８的存储器，需要８个芯片。存储器位扩展存储器如图４－１４所示。上一页下一页返回４.３主存储器的组织２.字扩展字扩展仅是单元数扩展，也就是在字方向扩展，而位数不变。在进行字扩展时，将所有芯片的地址线、数据线和读／写控制线一一对应地并联在一起，利用片选信号来区分被选中的芯片，片选信号由高位地址（除去用于芯片内部寻址的地址之后的存储器高位地址部分）经译码进行控制。例如用１６Ｋ×８位的存储器芯片构成６４Ｋ×８位的存储器。上一页下一页返回４.３主存储器的组织其连接如图４－１５所示。３.字和位同时扩展在组成主存储器时，很多情况下需要字和位同时扩展，可以看成是位扩展与字扩展的组合，按下面的规则实现：①确定组成主存储器需要的芯片总数。②所有芯片对应的地址线接在一起，接到ＣＰＵ引脚的对应位，所有芯片的读写控制线接在一起，接入ＣＰＵ的读写控制信号上。③所有处于同一地址区域的芯片的片选信号接在一起，接到片选译码器对应的输出端。上一页下一页返回４.３主存储器的组织④所有处于不同地址区域的同一位芯片的数据输入／输出线对应地接在一起，接到ＣＰＵ数据总线的对应位。４.３.２主存储器与ＣＰＵ、系统总线的连接存储芯片与ＣＰＵ芯片相连时，特别要注意片与片之间的地址线、数据线和控制线的连接。１.地址线的连接存储芯片的容量不同，其地址线数也不同，ＣＰＵ的地址线数往往比存储芯片的地址线数多。通常总是将ＣＰＵ地址线的低位与存储芯片的地址线相连。上一页下一页返回４.３主存储器的组织ＣＰＵ地址线的高位或在存储芯片扩充时用，或做其他用途，如片选信号等。２.数据线的连接同样，ＣＰＵ的数据线数与存储芯片的数据线数也不一定相等。此时，必须对存储芯片扩位，使其数据位数与ＣＰＵ的数据线数相等。３.读／写命令线的连接ＣＰＵ读／写命令线一般可直接与存储芯片的读／写控制端相连，通常高电平为读，低电平为写。有些ＣＰＵ的读／写命令线是分开的，此时ＣＰＵ的读命令线应与存储芯片的允许读控制端相连，而ＣＰＵ的写命令线则应与存储芯片的允许写控制端相连。上一页下一页返回４.３主存储器的组织４.片选线的连接片选线的连接是ＣＰＵ与存储芯片正确工作的关键。存储器由许多存储芯片组成，哪一片被选中完全取决于该存储芯片的片选控制端ＣＳ能否接收到来自ＣＰＵ的片选有效信号。片选有效信号与ＣＰＵ的访存控制信号ＭＲＥＱ（低电平有效）有关，因为只有当ＣＰＵ要求访存时，才需选择存储芯片。若ＣＰＵ访问Ｉ／Ｏ，则ＭＲＥＱ为高电平，表示不要求存储器工作。此外，片选有效信号还和地址有关，因为ＣＰＵ的地址线往往多于存储芯片的地址线，那些未与存储芯片连上的高位地址和访存控制信号共同产生存储芯片的片选信号。上一页下一页返回４.３主存储器的组织通常需用到一些逻辑电路，如译码器及其他各种门电路，来产生片选有效信号。５.合理选择存储芯片合理选择存储芯片主要是指存储芯片类型（ＲＡＭ或ＲＯＭ）和数量的选择。通常选用ＲＯＭ存放系统程序、标准子程序和各类常数等。ＲＡＭ则是为用户编程而设置的。此外，在考虑芯片数量时，要尽量使连线简单方便。在实际应用中，ＣＰＵ与存储芯片相连时还要考虑两者时序的配合、速度、负载匹配等问题。上一页返回４.４高速缓冲存储器４.４.１Ｃａｃｈｅ在存储体系中的地位和作用随着集成电路技术不断进步，导致生产成本不断降低，ＣＰＵ的功能不断增强，运算速度也越来越快，微型计算机的应用领域也不断拓展，使得系统软件和应用软件都变得越来越大，客观上需要大容量的内存支持软件的运行，因此需要计算机配备较大容量的内存。综合成本和容量两方面因素考虑，现代计算机广为采用的内存实现方法是用ＤＲＡＭ构成的内存。因为ＤＲＡＭ的功耗和成本较低，构成大容量的内存也不困难。下一页返回４.４高速缓冲存储器但ＤＲＡＭ的速度相对较慢，很难满足高性能ＣＰＵ在速度上的要求，同时程序执行所需要使用的指令或数据在存储器中很可能是在同一地址的附近（至少在一段时间内是这样的），那么就产生了高速缓冲存储器（Ｃａｃｈｅ）的设计理念，即只将ＣＰＵ最近需要使用的少量指令或数据以及存放它们的内存单元的地址复制到速度较快的Ｃａｃｈｅ中，以便提供给ＣＰＵ使用，用少量速度较快的ＳＲＡＭ构成Ｃａｃｈｅ置于ＣＰＵ和主存之间。这种设计思想利用了ＳＲＡＭ的速度优势和ＤＲＡＭ的高集成度、低功耗及低成本的特点。上一页下一页返回４.４高速缓冲存储器随着大规模集成电路技术的不断进步，ＣＰＵ的工作频率进一步提高，虽然ＤＲＡＭ技术和生产工艺也在不断进步，ＤＲＡＭ的读写周期在不断缩短，即速度也在不断提高，但是仍然达不到同阶段的ＣＰＵ对内存速度上的要求。问题依然存在，且变得更加严重，所以在目前的系统中，均采用了Ｃａｃｈｅ和ＤＲＡＭ内存的组合结构。基于目前的大规模集成电路技术和生产工艺，已经可以在ＣＰＵ芯片内部放置一定容量的Ｃａｃｈｅ。ＣＰＵ芯片内部的Ｃａｃｈｅ称为一级（Ｌ１）Ｃａｃｈｅ，ＣＰＵ外部由ＳＲＡＭ构成的Ｃａｃｈｅ称为二级（Ｌ２）Ｃａｃｈｅ。目前最新的ＣＰＵ内部已经可以放置二级甚至三级Ｃａｃｈｅ。上一页下一页返回４.４高速缓冲存储器４.４.２Ｃａｃｈｅ的结构及工作原理当ＣＰＵ需要数据或指令时，它首先访问Ｃａｃｈｅ，看所需要的数据或指令是否在Ｃａｃｈｅ中，方法是将ＣＰＵ提供的数据或指令在内存中存放位置的内存地址，首先与Ｃａｃｈｅ中已存放的数据或指令的地址相比较，若相等，说明可以在Ｃａｃｈｅ中找到需要的数据或指令，称为Ｃａｃｈｅ命中；若不相等，说明ＣＰＵ需要的数据或指令不在Ｃａｃｈｅ中，称为未命中，需要从内存中提取。若ＣＰＵ需要的指令或数据在Ｃａｃｈｅ中，则不需任何等待状态Ｃａｃｈｅ就可以将信息传送给ＣＰＵ；上一页下一页返回４.４高速缓冲存储器若数据或指令不在Ｃａｃｈｅ中，存储器控制电路会从内存中取出数据或指令传送给ＣＰＵ，同时在Ｃａｃｈｅ中拷贝一份副本。之所以这样做，是为了防止ＣＰＵ以后在访问同一信息时又会出现未命中的情况，从而尽量降低ＣＰＵ访问速度相对较慢的内存的概率。换言之，ＣＰＵ访问Ｃａｃｈｅ的命中率越高，系统性能就越好。目前在绝大多数有Ｃａｃｈｅ的系统中，Ｃａｃｈｅ的命中率一般能做到高于８５％。Ｃａｃｈｅ的命中率取决于下面三个因素：Ｃａｃｈｅ的大小、Ｃａｃｈｅ的组织结构和程序的特性。上一页下一页返回４.４高速缓冲存储器容量相对较大的Ｃａｃｈｅ，命中率会相应地提高，但容量太大，成本就会变得不合理。遵循局部性原理的程序在运行时，Ｃａｃｈｅ命中率也会很高。然而，Ｃａｃｈｅ的组织结构的好坏，对命中率也会产生较大的影响。就Ｃａｃｈｅ的组织结构而言，有三种类型的Ｃａｃｈｅ：全相连映像方式、直接映像方式和组相连映像方式。１.全相连映像方式Ｃａｃｈｅ在全相连映像方式的Ｃａｃｈｅ中，任意主存单元的数据或指令可以存放到Ｃａｃｈｅ的任意单元中去，两者之间的对应关系不存在任何限制。上一页下一页返回４.４高速缓冲存储器在Ｃａｃｈｅ中，用于存放数据或指令的静态存储器（ＳＲＡＭ）称为内容Ｃａｃｈｅ，用于存放数据或指令在内存中所在单元的地址的静态存储器称为标识Ｃａｃｈｅ（ｔａｇＣａｃｈｅ）。下面例子假设主存地址是１６位（即主存容量为６４Ｋ），主存每个存储单元是８位。假设内容Ｃａｃｈｅ的容量是１２８字节，即有１２８个单元（也称有１２８行），每个单元（每行）的宽度为８位；标识Ｃａｃｈｅ也应该有１２８个单元（１２８行），为了存放主存单元的地址，标识Ｃａｃｈｅ每个单元（每行）的宽度应为１６位。当ＣＰＵ要访问内存时，它送出的１６位地址先与标识Ｃａｃｈｅ中的１２８个地址比较。上一页下一页返回４.４高速缓冲存储器若所需数据或指令的地址在标识Ｃａｃｈｅ中，即命中，从内容Ｃａｃｈｅ与之对应的单元（行）中读出数据或指令送给ＣＰＵ；若不命中，则从主存中读出所需的数据或指令送给ＣＰＵ，同时在Ｃａｃｈｅ中存放一份副本，即将数据或指令写入内容Ｃａｃｈｅ，并将该数据或指令所在的内存单元的地址写入标识Ｃａｃｈｅ。图４－２０是全相联映像的块间映射示意图。显然，对于全相连映像Ｃａｃｈｅ，Ｃａｃｈｅ中存储的数据越多，命中率越高。但增加Ｃａｃｈｅ的容量带来的问题是，每次访问内存都要进行大量的地址比较，既耗时同时效率也低。上一页下一页返回４.４高速缓冲存储器另外，若Ｃａｃｈｅ的容量太小，如１６个单元（行），由于命中率太低，ＣＰＵ就要频繁地等待操作系统将Ｃａｃｈｅ中的信息换入换出，因为在向Ｃａｃｈｅ中写入新信息之前，必须将Ｃａｃｈｅ中已有的信息保存在主存中。２.直接映像方式Ｃａｃｈｅ直接映像Ｃａｃｈｅ与全相连映像Ｃａｃｈｅ完全相反，它只需要做次地址比较即可确定是否命中。在这种Ｃａｃｈｅ结构中，地址分为两部分：索引和标识。索引是地址的低位部分，直接作为内容Ｃａｃｈｅ。单元的地址定位到内容Ｃａｃｈｅ的相应单元，而地址的高位部分作为标识存储在标识Ｃａｃｈｅ中。上一页下一页返回４.４高速缓冲存储器但是，这种方式所需的逻辑电路甚多，成本较高，实际的Ｃａｃｈｅ还要采用各种措施来减少地址的比较次数。每个主存块只与一个缓存块相对应，映射关系式为：映射结果表明每个缓存块对应若干个主存块，直接映射方式主存块和缓存块的对应关系见表４－３。在直接映射方式Ｃａｃｈｅ中，Ｃａｃｈｅ字块与主存块对应的关系如图４－２１的所示。３.组相连映像Ｃａｃｈ上一页下一页返回４.４高速缓冲存储器组相连映像Ｃａｃｈｅ是介于全相连映像Ｃａｃｈｅ和直接映像Ｃａｃｈｅ之间的一种结构。在直接映像Ｃａｃｈｅ中，每个索引在Ｃａｃｈｅ中只能存放一个标识。而在组相连映像中，对应每个索引，在Ｃａｃｈｅ中能存放的标识数量增加了，从而增加了命中率。参见图４－２２，将２路组相连映像Ｃａｃｈｅ与直接映像Ｃａｃｈｅ相比较，可看出只增加少量的ＳＲＡＭ，就可提高Ｃａｃｈｅ命中率。组相联映射是对直接映射和全相联映射的一种折中。它把Ｃａｃｈｅ分为Ｑ组，每组有Ｒ块，并有以下关系：上一页下一页返回４.４高速缓冲存储器某一主存块按模Ｑ将其映射到缓存的第ｉ组内，如图４－２２所示。根据上述假设条件，组相联映射的含义是：主存的某一字块可以按模１６映射到Ｃａｃｈｅ某组的任一字块中。即主存的第０、１６、３２二字块可以映射到Ｃａｃｈｅ第０组２个字块中的任一字块；主存的第１５、３１、４７二字块可以映射到Ｃａｃｈｅ第１５组中的任一字块。显然，主存的第ｊ块会映射到Ｃａｃｈｅ的第ｉ组内，两者之间一一对应，属直接映射关系；另一方面，主存的第ｊ块可以映射到Ｃａｃｈｅ的第ｉ组内中的任一块，这又体现出全相联映射关系。可见，组相联映射的性能及其复杂性介于直接映射和全相联映射两者之间，当ｒ＝０时是直接映射方式，当ｒ＝ｃ时是全相联映射方式。上一页下一页返回４.４高速缓冲存储器４.４.３替换策略当新的主存块需要调入Ｃａｃｈｅ。并且它的可用空间位置又被占满时，需要替换掉Ｃａｃｈｅ的数据，这就产生了替换策略（算法）问题。在直接映射的Ｃａｃｈｅ中，由于某个主存块只与一个Ｃａｃｈｅ字块有映射关系，因此替换策略很简单。而在组相联和全相联映射的Ｃａｃｈｅ中，主存块可以写入Ｃａｃｈｅ中若干位置，这就有一个选择替换掉哪一个Ｃａｃｈｅ字块的问题，即所谓替换算法问题。理想的替换方法是把未来很少用到的或者很久才用到的数据块替换出来，但实际上很难做到。常用的替换算法有先进先出算法、近期最少使用算法和随机法。上一页下一页返回４.４高速缓冲存储器１.先进先出（Ｆｉｒｓｔ-Ｉｎ-Ｆｉｒｓｔ-Ｏｕｔ，ＦＩＦＯ）算法ＦＩＦＯ算法选择最早调入Ｃａｃｈｅ的字块进行替换，它不需要记录各字块的使用情况，比较容易实现，开销小，但没有根据访存的局部性原理，故不能提高Ｃａｃｈｅ的命中率。因为最早调入的信息可能以后还要用到，或者经常要用到，如循环程序。２.近期最少使用（ＬｅａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ，ＬＲＵ）算法ＬＲＵ算法比较好地利用访存局部性原理，替换出近期用得最少的字块。上一页下一页返回４.４高速缓冲存储器它需要随时记录Ｃａｃｈｅ中各字块的使用情况，以便确定哪个字块是近期最少使用的字块。它实际是一种推测的方法，比较复杂，一般采用简化的方法，只记录每个块最近一次使用的时间。ＬＲＵ算法的平均命中率比ＦＩＦＯ的高。３.随机法随机法是随机地确定被替换的块，比较简单，可采用一个随机数产生器产生一个随机的被替换的块，但它也没有根据访存的局部性原理，故不能提高Ｃａｃｈｅ的命中率。上一页返回