数字闹钟课程设计.ppt

1、数字闹钟,主要内容,课设内容及要求 设计方案 电路设计与器件选择 整机电路,课设内容及要求,设计任务 设计并制作一个带有校时功能，可定时起闹的数字钟 设计指标 “时”、“分”十进制显示，“秒”使用分个位显示数码管上的DP点闪烁显示 计时以24小时为周期 校时功能 预设时间启动闹钟，精确到小时,设计方案 系统组成： 秒信号发生器：由LM555构成多谐振荡器 走时电路：计数器和与非门组成 校时电路：秒信号调节 闹钟电路：跳线的方法 由计数器、译码器、组合逻辑电路、单稳态电路组成 显示电路：译码器 数码管 完整的电路框图：见P178页图4-3-6,电路设计与器件选择-秒信号发生器,555定时器的工作

2、原理 一、内部电路组成,内部电路组成: (1)分压器(3个R) (2)电压比较器 (A1、A2） (3)RS触发器 (4)反相器 (5)晶体管T,1端GND 地 2端TR 低电平触发输入 3端UO 输出 4端RD 直接清0 5端CV 电压控制，不用 时经0.01F电容 接地 6端TH 高电平触发输入 7端D 三极管集电极 8端VCC 电源(4.5V18V),二、引脚功能,由555定时器构成多谐振荡器,T截止,0.01F,多谐振荡器周期,周期:,占空比:,提供秒脉冲 取R1=1.5K,R2=2.4K C=220uF T1S,电路设计与器件选择-走时电路计数器的分析,同步计数器：也称并行计数器。计

3、数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发，应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。 异步计数器：也称串行计数器。各触发器的时钟不是来自同一个时钟源。高位触发器的状态翻转必须在低一位触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现。,同步清零：把清零信号和时钟信号与或者与非处理后输入到清零 端，同步清零可以保证状态在时钟的有效期内不会改变。 异步清零：清零信号直接输入到清零端。 同步置数：输入端获得置数信号后，只是为置数创造了条件，还需 要再输入一个计数脉冲CP，计数器才能将预置数置入。 异步置数：与时钟脉冲CP没有任何关系，只

4、要异步置数控制端出现 置数信号，并行数据便立刻被置入。,几种集成计数器：,74LS 160 管脚图,同步十进制计数器 74LS160,ET,EP,RD,LD,RCO,CP,A,B,C,D,QA,QB,QC,QD,0,74LS160功能：,例. 用一片74LS160构成六进制计数器。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,清零,1、复位法,0 1 1 0,说明：0110状态非常短暂，不能算在计数循环中。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,准备置零,2、置数法1：,说明：0101状态占一

5、个CP脉冲，要算在计数循环中。,例. 用74LS160构成二十四进制计数器。,（1）需要两片74LS160,（2）接成十进制,（3）片间进位,（4）24进制的复位或置数：,1,分脉冲,同步十六进制计数器74LS163-构成秒、分计数器,前面所讲述的74LS 160其清零方式通常称为“ 异步清零 ”，即只要 清零端有效，不管有无时钟信号，输出端立即为 0。,74LS 163 管脚分布图,74LS163功能表,T,P,RC,A,B,C,D,QB,QC,QD,QA,LOAD,CLR,74LS163,“同步清零”的含义,“同步置数”的含义,计数阶段 控制端 P、T 同时为 1 !,否则，Q端保持,进位

6、信号 RC的形成条件,用一片74LS163构成六进制计数器。,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,六个 稳态,准备清零： 使 RD 0,说明：0101状态占一个CP脉冲，要算在计数循环中。,如前所述，,在 QDQCQBQA = 0101 时 ，,二者的逻辑简图和引脚排列图相同 74LS160和74LS163功能上基本相同 74LS160和74LS163都是同步计数器 不同之处： 74LS160 十进制计数 异步清零 74LS163 4位二进制计数（十六进制计数） 同步清零,74LS160与74LS163相比较,时间校准 一、将需要校对的时或分计数电路

7、的脉冲输入端切换到秒信号，使之用快脉冲计数，当到达校准时间再切换回正确的输入信号。 二、消抖动开关,电路设计与器件选择-校时电路,跳线法 利用译码器将时计数器输出进行译码，在译码输出处通过跳线设置起闹点。,电路设计与器件选择-闹钟电路,图3.12 74LS138符号图和管脚图 (a) 符号图; (b) 管脚图,74LS138译码器3-8译码,表3.8 74LS138译码器功能表,图 3.13 74LS42二 十进制译码器(a) 符号图; （b） 管脚图,74LS424线-10线译码器,表3.9 74LS42二-十进制译码器功能表,单稳态触发器: 输出端只有一个稳定状态, 另一个状态则是暂稳态。

8、加入触发信号后，它可以由稳定状态转入暂稳态，经过一定时间以后，它又会自动返回原来的稳定状态。,集成单稳态触发器74LS123,74LS123 内部包括两个独立的单稳态电路。单稳输出脉冲的宽度，主要由外接的定时电阻( RT )和定时电容( CT )决定。单稳的翻转时刻决定于 A、B、CLR 三个输入信号。,触发,74LS123功能表,清0,触发,TW = 0.28 RT CT （1+0.7K/RT）,RT,CT,CT,RT,TW 3.18 S,蜂,设计方案-显示电路,共阴极七段数码管 共阴数码管驱动器,（a） 管脚排列图; (b) 共阴极接线图; (c) 共阳级接线图,300,2） 集成电路74

9、LS48 如图3.16为显示译码器74LS48的管脚排列图，表3.10所 示为74LS48的逻辑功能表，它有三个辅助控制端 、 。,七段数字显示器发光段组合图,图 3.16 74LS48的管脚排列图,表 3.10 74LS48显示译码器的功能表,A0A3 : BCD码输入端； YaYg : 七段显示码输出端。,共阴极数码管引脚图,300,秒信号显示,1K,555,3,V0,面包板使用,面包板布线原则,连接点越少越好。每增加一个连接点，实际上就人为地增加了故障概率。面包板孔内不通，导线松动，导线内部断裂等都是常见故障。 尽量避免立交桥。所谓的“立交桥”就是元器件或者导线骑跨在别的元器件或者导线上。 所有的集成芯片统一朝向。 尽量牢靠。第一、集成电路很容易松动，因此，对于运放等集成电路，需要用力下压，一旦不牢靠，需要更换位置。第二、有些元器件管脚太细，要注意轻轻