第四章上机实验.ppt

1、EDA技术实用教程,第4章,VHDL设计初步 上机、实验,步骤1：为本项工程设计建立文件夹。 myprject/XXX 注意：文件夹名不能用中文，且不可带空格。 步骤2：输入设计项目和存盘(注意要save as yyy.vhd) 步骤3：将设计项目设置成工程文件(project) 步骤4：选择目标器件并编译（不选择目标器件编译） 步骤5：时序仿真（功能仿真） 建立波形文件/输入信号节点/设置波形参量/设置仿真时间/加输入信号/存盘（ 用yyy.scf存与vhd同一目录）/运行仿真器/分析结果 步骤6：引脚锁定 步骤7：编程下载 步骤8：用例化语句编写顶层文件的VHDL代码，并以文件名.vhd存

2、在同一目录中。重复步骤25。,省略,VHDL文本输入设计方法步骤,详细可参考 p92 _4.4节,上 机,实验4-1 简单组合电路的设计,(1) 实验目的：熟悉Max+plus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真。 (2) 上机内容：p106107，（2）（3）【（6）（7）_第三次实验课内容】 注：上机仿真验证即可。,(3)实验内容2：将4.4节的多路选择器看成是一个元件mux21a，利用元件例化语句描述图4-38，并将此文件放在同一目录中。以下是参考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTIT

3、Y MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUXK; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=

4、tmp，s=s1，y=outy); END ARCHITECTURE BHV ;,复习 p86-104 预习 2位十进制数字频率计设计（已经做完的同学可以考虑p167_实验与设计中的6_2） 设计(两人一组任选1题，上缴vhd、scf和doc说明等文件) P105_4-14-6 下次课上课地点 本楼教室506（影像）、504（电子）,实 验,实验4-1 简单组合电路的设计,(1) 实验目的：熟悉Max+plus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。,(6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。 首先用Max+pl

5、us完成4.3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。,实验4-1 简单组合电路的设计,实验报告要求：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。,(7) 实验习题：以此1位二进制全加器为基本元件，用例化语句写出8位二进制全加器的顶层文件，并讨论此加法器的电路特性。,标号 : FOR 循环变量 in 取值范围 GENERATE 并行语句 END GENERATE （标号）;,

6、IBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder8b IS PORT (ain,bin : IN STD_LOGIC_VECTOR(8 DOWNTO 1); cin : IN STD_LOGIC; cout : OUT STD_LOGIC; sum : OUT STD_LOGIC_VECTOR(8 DOWNTO 1) ); END ENTITY adder8b; ARCHITECTURE one OF adder8b IS COMPONENT f_adder PORT ( ain,bin,cin : IN STD_LOGIC; cou

7、t,sum : OUT STD_LOGIC); END COMPONENT; SIGNAL d :STD_LOGIC_VECTOR(1 TO 7) ; BEGIN u1 : f_adder PORT MAP(ain=ain(1),bin=bin(1),cin=cin, cout=d(1),sum=sum(1); u2 : f_adder PORT MAP(ain=ain(2),bin=bin(2),cin=d(1),cout=d(2),sum=sum(2); u3 : f_adder PORT MAP(ain=ain(3),bin=bin(3),cin=d(2),cout=d(3),sum=s

8、um(3); u4 : f_adder PORT MAP(ain=ain(4),bin=bin(4),cin=d(3),cout=d(4),sum=sum(4); u5 : f_adder PORT MAP(ain=ain(5),bin=bin(5),cin=d(4),cout=d(5),sum=sum(5); u6 : f_adder PORT MAP(ain=ain(6),bin=bin(6),cin=d(5),cout=d(6),sum=sum(6); u7 : f_adder PORT MAP(ain=ain(7),bin=bin(7),cin=d(6),cout=d(7),sum=s

9、um(7); u8 : f_adder PORT MAP(ain=ain(8),bin=bin(8),cin=d(7),cout=cout,sum=sum(8); END ARCHITECTURE one;,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder8b_usegen IS PORT (ain,bin : IN STD_LOGIC_VECTOR(8 DOWNTO 1); cin : IN STD_LOGIC; cout : OUT STD_LOGIC; sum : OUT STD_LOGIC_VECTOR(8 TO 1) );

10、 END ENTITY adder8b_usegen; ARCHITECTURE one OF adder8b_usegen IS COMPONENT f_adder PORT ( ain,bin,cin : IN STD_LOGIC; cout,sum : OUT STD_LOGIC); END COMPONENT; SIGNAL d :STD_LOGIC_VECTOR(0 TO 8) ; BEGIN d(0)ain(i),bin=bin(i),cin=d(i-1), cout=d(i),sum=sum(i); END GENERATE; END ARCHITECTURE one;,实验4-

11、2 简单时序电路的设计（选做）,(1) 实验目的：熟悉MAX+plus的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。 (2) 实验内容1：根据实验4-1的步骤和要求，设计触发器(使用例4-7)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 (4) 实验内容3：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器，具体要求见书p107。,复习 第四章 预习 p127_141 交实验一（第六章）实验报告 下次课上课地点 本楼204机房,STEP1：建立 工作库文件夹,STEP2：输入设计项目 原理图/VHDL文本代码,STEP3：存盘

12、，注意 原理图/文本取名,STEP4：将设计项 目设置成Project,STEP5：选 择目标器件,STEP11： 硬件测试,STEP9：引脚 锁定并编译,STEP8：仿真测 试和波形分析,STEP7：建立仿 真波形文件,STEP6： 启动编译,STEP10：编程 下载/配置,VHDL文本输入设计流程,4.4 VHDL文本输入设计方法初步,为设计MUX 新建一个文 件夹作工作库,文件夹名取为 My_prjct 注意，不可 用中文！,4.4.1 编辑输入并保存VHDL源文件,新建一个设 计文件,使用文本输入方 法设计，必须选择 打开文本编辑器,图4-12 建立文本编辑器对话框,图4-13 在文本

13、编辑窗中输入VHDL文件并存盘,文本编辑窗,用键盘输入设计 文件：多路选择器,存盘文件名必须 取为：mux21a.vhd,注意，要存在 自己建立的 文件夹中,文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！,4.4.2 将当前设计设定为工程和选定目标器件,图4-14 设定当前文件为工程,首先点击这里,然后选择此项， 将当前的文本 设计文件设置成 工程,最后注意此路 径指向的改变,注意，此路径指 向当前的工程！,首先选择这里,器件系列选择窗， 选择ACEX1K系列,根据实验板上的 目标器件型号选 择，如选EP1K100,注意，首先消去这 里的勾，以便使所 有速度级别的器件 都能显示出来,

14、选择编译器,编译窗,4.4.3 选择VHDL文本编译版本号和排错,图4-15 设定VHDL编译版本号,选择此项,选择VHDL1993项,选择此项,消去这里的勾,编译出错！,4.4.3 选择VHDL文本编译版本号和排错,图4-16 确定设计文件中的错误,打开错误提示窗,错误所在,错误所在,改正错误,完成编译！,首先选择此项， 为仿真测试新 建一个文件,4.4.4 时序仿真,选择波形 编辑器文件,从SNF文件中 输入设计文件 的信号节点,点击“LIST”,SNF文件中 的信号节点,用此键选择左 窗中需要的信 号进入右窗,最后点击“OK”,消去这里的勾， 以便方便设置 输入电平,在Options菜单

15、中消去网格对齐Snap to Grid的选择(消去对勾),选择End Time 调整仿真时间 区域。,选择65微秒 比较合适,用此键改变仿真 区域坐标到合适 位置。,先点击b，将 其点为黑色,然后先点击此处 将弹出时钟周期 设置窗,设置输入信号b 的周期为800ns,设置输入信号a 的周期为2us,仿真波形 文件存盘！,选择仿真器,运行仿真器,4.4.4 时序仿真,图4-17 mux21a仿真波形,引脚对应情况 实验板位置 多路选择器信号 通用目标器件引脚名 目标器件EP1K30TC144引脚号 1、键8： s PIO13 27 2、扬声器 y SPEAKER 99 3、时钟输入信号 b CL

16、OCK0 126 4、时钟输入信号 a CLOCK5 56,选择引脚 锁定选项,引脚窗,此处输入 信号名,此处输入 引脚名,按键 “ADD”即可,注意引脚属性 错误引脚名将 无正确属性！,再编译一次， 将引脚信息 进去,选择编程器， 准备将设计 好的半加器 文件下载到目 器件中去,编程窗,在编程窗打开 的情况下选择 下载方式设置,选择此项下 载方式,下载（配置） 成功！,实 验,实验4-1 简单组合电路的设计,(1) 实验目的：熟悉Max+plus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容1：首先按照4.4节给出的步骤，利用MAX+

17、plus完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图4-17所示的仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。,(3 )实验内容2：将4.4节的多路选择器看成是一个元件mux21a，利用元件例化语句描述图4-38，并将此文件放在同一目录E:muxfile中。以下是参考程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUX

18、K; ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ;,实验4-1 简单组合电路的设计,按照4.4节的步骤对上例分别进行编译、综合、仿真。并对其仿真波形(图4-42)作出分析说明。,图4-42 仿真波形,实验4-1 简单组合电路的设计,(4) 实验内容3：引脚锁定以及硬件下载测试。（若目标器件是EPF10K10，建议选实验电路模式5(附图1-7)，用键1(PIO0，引脚号为5)控制s0；用键2(PIO1，引脚号为6)控制s1；a3、a2和a1分别接clock5(引脚号为83)、clock0(引脚号为2)和clock2(引脚号为43)；输出信号outy仍接扬声器spker(引脚号为3)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。引脚锁