基于vhdl数字是竞赛抢答器的设计与实现说明书.doc

基于VHDL的数字式竞赛抢答器的设计与实现- 抢答、计分和报警 完成日期： 指导教师签字： 答辩小组成员签字： I 基于VHDL的数字式竞赛抢答器的设计与实现 抢答、计分和报警 摘 要 抢答器作为一种电子产品，早已广泛应用于各种智力竞赛和知识竞赛场合，是竞 赛问答中一种常用的必备装置电路结构形式多种多样。 本设计使用 VHDL 语言设计一个四路数字竞赛抢答器系统。 VHDL 是一种全方 位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底 向上的电路设计过程都可以用 VHDL 来完成。本文阐述了 EDA 的概念和发展、 VHDL 语言的优点和语法结构并分析讲解了四路数字竞赛的各模块的功能要求、基本 原理以及实现方法。本系统的设计就是采用VHDL 硬件描述语言编程，基于 QuatusII6.0 平台进行编译和仿真来实现的，其采用的模块化、逐步细化的设计方法有 利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的 效率。抢答器的主要功能模块是是： 1、对第一抢答信号的鉴别和锁存功能； 2、计 分功能。3、数码显示 ；4、答题限时功能。在本设计主要讲述抢答、计分和警告的功 能。 关键词: 抢答器；EDA ；VHDL II Based on VHDL for Digital Competition Vies to Answer First the Design andImplementation -Vies to AnswerFirst, Scoring and Call the Police Abstract Responder is a kind of electronic products, has been widely used in all kinds of intelligence competition and knowledge contests occasions, is contest answers must have a common device circuit structure forms. The design of the use of VHDL language design a four way race responder digital system.VHDL is a full range of hardware description language, covering almost the past various hardware description language function, the top-down or bottom-up circuit design process can use VHDL to complete.This paper expounds the concept and the development of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital competition each module functional requirements, principle and implementation method.The design of this system is the use of VHDL hardware description language, based on QuatusII6.0 platform compilation and simulation to achieve, the modular, stepwise refinement design method is helpful for system of division of labour, and early identification of each module and the system error, improve the efficiency of system design.Vies to answer first the main function module is: 1, the first vies to answer first the differential signal and latch function; 2, score function.In 3, a digital display; 4, the answer time limit function.In this design is mainly about answering, scoring and warning function. Key words: responder; EDA; VHDL III 目录目录 1 绪论1 2 总体设计方案2 3 设计平台的描述3 3.1 EDA 的概述3 3.2 VHDL 语言特点描述4 3.3 设计平台 QUARTUSII 6.O 软件的概述及工作原理 .5 4 抢答器各部分的设计描述及仿真波形7 4.1 抢答鉴别、计分和报警模块的设计7 4.1.1 抢答鉴别模块设计7 4.1.2 报警模块设计8 4.1.3 计分模块的设计9 4.2 其他模块的设计10 4.2.1 译码模块的设计10 4.2.2 定时模块的设计10 4.2.3 动态显示模块的设计：12 5 总结13 参考文献14 致谢15 附录 源代码16 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 1 1 绪论 随着集成技术的发展，尤其是中、大规模和超大规模集成电路的发展，数字电子技术 的应用越来越多地渗透到国民经济的各个部门，目前数字电子技术已经广泛应用于计算机、 自动控制、电子测量仪表、电视、雷达、通信等各个领域。其中，抢答器就是典型的一种 运用数字集成的设备。 在日常生活中，各种智力竞赛越来越多，而抢答器是必不可少的设备之一，答题时一 般分为必答和抢答两种。必答有时间限制，到时要告警。而抢答则要求参赛者做好充分准 备，由主持人宣读完题目后，参赛者开始抢答，谁先按下按钮，就由谁答题，但竞赛过程 中很难准确判断出谁先按下按键，因此使用抢答器来完成这一功能是很有必要的。它能够 准确、公正、直观地判断出首轮抢答者，并且通过抢答器的数码显示和警示蜂鸣等方式指 示出首轮抢答者。 以下几章主要介绍抢答器的抢答鉴别、计分和报警功能的实现，VHDL 语言的特点及 发展趋势，QuatusII6.0 开发平台的仿真等。 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 2 2 总体设计方案 使用硬件描述语言（VHDL语言）实现抢答器的设计，方案实现的思路如下面的框 图描述 图2-1 总体设计方案框图 根据以上框图，本设计可分为以下几个模块： 1、抢答判别模块：它的功能是鉴别四组中是哪组抢答成功并且把抢答成功的组别信号输 出给锁存模块。 2、显示报警模块：就是把各个模块的输入的不同信号经过译码成 BCD 码然后直接在数 码管上显示，还可以加上蜂鸣器的声音，更能给观众一个准确、简明的数字。 3、主持人控制模块：给节目主持人设置一个控制开关，用来控制系统的清零和抢答的开 始。 4、锁存模块：该电路的作用是当第一个抢答者抢答后，对第一个抢答者的组别进行锁存 并显示在数码管上，后面的抢答者信号全都无响应，直到主持人按下复位键。 5、计分模块：由主持人控制，针对选手的答题情况，进行加分或减分。 6、在设计过程中，其他模块的添加。 答题定时 译码输出 抢答鉴别 组别锁存 主持人控制 声音报警 显示模块 计分模块 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 3 3 设计平台的描述 3.1 EDA 的概述 20 世纪 90 年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子 电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子 技术设计领域，可编程逻辑器件（如 CPLD、FPGA）的应用，已得到广泛的普及，这些 器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构 和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大 地改变了传统的数字系统设计方法、设计过程和设计观念，促进了 EDA 技术的迅速发展。 EDA 技术就是以计算机为工具，设计者在 EDA 软件平台上，用硬件描述语言 VHDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布 线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA 技术 的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 利用 EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工 作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出 IC 版图或 PCB 版图的整个过程的计算机上自动处理完成。 现在对 EDA 的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、 矿产、生物、医学、军事等各个领域，都有 EDA 的应用。目前 EDA 技术已在各大公司、 企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性 分析直到飞行模拟，都可能涉及到 EDA 技术。 EDA 技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理 及智能化技术的最新成果，进行电子产品的自动设计。 利用 EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工 作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出 IC 版图或 PCB 版图的整个过程的计算机上自动处理完成。 现在对 EDA 的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、 矿产、生物、医学、军事等各个领域，都有 EDA 的应用。目前 EDA 技术已在各大公司、 企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性 分析直到飞行模拟，都可能涉及到 EDA 技术。本文所指的 EDA 技术，主要针对电子电路 设计、PCB 设计和 IC 设计。 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 4 EDA 是在 20 世纪 90 年代初从计算机辅助设计、计算机辅助制造、计算机辅助测试 和计算机辅助工程的概念发展而来的。EDA 技术不仅极大地提高了系统的设计效率，而 且使设计者摆脱了大量的辅助性工作，将精力值终于创造性的方案与概念的构思上。 在传统的数字系统设计中，描述硬件的方法通常是逻辑表达式和逻辑电路图。随着系 统复杂程度的增加，这些描述方法变得过于复杂，不便于使用。VHDL 语言是一种在 EDA 设计中广泛流行的硬件描述语言，主要用于描述数字系统的结构、行为、功能和接 口。除了含有许多具有硬件特征的语句外，VHDL 语言的句法、语言形式和描述风格十分 类似于一般的计算机高级语言，是目前硬件描述语言中应用最为广泛的一种。VHDL 语言 具有很强的电路描述能力，支持硬件的设计、验证、综合和测试，是一种多层次的硬件描 述语言。目前，IEEE 又推出了一种新标准，将 VHDL 语言的描述能力从数字电路扩展到 模拟电路及数模混合电路的设计，这使得 VHDL 语言的应用范围更加广泛。 3.2 VHDL 语言特点描述 VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language， 诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬 件描述语言。 VHDL 主要用于描述 数字系统的结构，行为，功能和接口。除了含有许多具有硬件 特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的 计算机高级语 言。VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电 路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），既 涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部 开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念 是 VHDL 系统设计的基本点。 VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多 其他硬件描述语言所不具备的优点。归纳起来， VHDL 语言主要具有以下优点： （1）VHDL 语言功能强大，设计方式多样 VHDL 语言具有强大的语言结构，只需采用简单明确的VHDL 语言程序就可以 描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外， VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件 描述语言所不能比拟的。 VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式， 也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法。 （2）VHDL 语言具有强大的硬件描述能力 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 5 VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述 门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采 用三者的混合描述方式。同时， VHDL 语言也支持惯性延迟和传输延迟，这样可以准 确地建立硬件电路的模型。 VHDL 语言的强大描述能力还体现在它具有丰富的数据类 型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会 给硬件描述带来较大的自由度。 （3）VHDL 语言具有很强的移植能力 VHDL 语言很强的移植能力主要体现在： 对于同一个硬件电路的 VHDL 语言 描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合 器上或者从一个工作平台移植到另一个工作平台上去执行。 （4）VHDL 语言的设计描述与器件无关 采用 VHDL 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器 件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其 他的问题。当硬件电路的设计描述完成以后， VHDL 语言允许采用多种不同的器件结 构来实现。 （5） VHDL 语言程序易于共享和复用 VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中，设计人员可以建 立各种可再次利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步 步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的 存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。 由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此 它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作 量，缩短开发周期。 3.3 设计平台 QuartusII 6.O 软件的概述及工作原理 QuartusII6.0 软件是Altera公司最新版本的EDA 开发软件，支持APEX系列、Cyclone 系列、Stratix系列和Excalibur系列等新型系列软件的开发。含有工作组计算、集成逻辑分 析仪、EDA工具集成、多过程支持、增强重编译和IP集成等特性。支持百万门级的设计， 支持高速I/O设计，具有更强的设计能力和更快的编译速度。QuartusII6.0开发软件为可编 程片上系统设计提供了一个完整的设计环境。无论是使用个人电脑、NUIX或Linux工作站， QuartusII6.0都提供了方便设计、快速编译处理以及编程功能。 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 6 QuartusII6.0 输入的设计过程一般为创建工程、输入文件、项目编译、波形仿真、项 目校验和编程下载等几个步骤。 1、创建工程：在将设计实体输入集成开发环境并进行编译之前，应当首先创建 针对该设计实体的工程项目文件； 2、输入文件：采用硬件描述语言描述的设计文件，可以预先用文本文件编辑工 具输入并编辑，也可在 QuartusII6.0 集成开发环境中输入和编辑。对于事先完 成输入编辑的设计文件，也可在创建工程项目文件时予以添加，也可在 QuartusII6.0 集成开发环境中选择 File-Open，打开和编辑选中的设计文件。 3、编译设计项目：QuartusII6.0 编译器的功能是对设计文件进行分析检查和逻辑 综合，并将综合结果生成可以对器件编程的目标文件，和供时序分析的时序 信息文件等输出文件。编译过程包括分析与综合、适配、编程和时序分析 4 个环节。对于比较简单的设计，可以使用全程编译一次完成上述 4 个环节； 而对于较为复杂的设计，每一次全程编译都非常耗时，因此可以采用分步骤 编译，分别完成每个环节，逐个分析每个环节输出的编译报告，这样可以提 高设计效率。 4、仿真设计项目：当一个设计项目完成编译以后，如果不对、验证正确与否， 就直接下载到项目器件中的话，其结果是无法预知的。因为通过编译只能说 明源设计文件符合描述语言的语法规则，并可以本综合成为电路，但不能说 明该电路可以完成设计要求。 验证是设计中的一个重要环节，而逻辑模拟-仿真则是最常用的验证手 段。使用 QuartusII6.0 仿真设计项目，首先要编辑仿真波形文件并存盘，然后 运行 QuartusII6.0 的仿真器。 5、当设计文件的方针通过后，就可以将变异输出的配置文件下载到项目办上了。 值得注意的是，在下载配置文件之前，应当首先将目标期间的引脚锁定到相 应的端口上，这样才能使目标板正常运行。 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 7 4 抢答器各部分的设计描述及仿真波形 4.1 抢答鉴别、计分和报警模块的设计 4.1.1 抢答鉴别模块设计 在这个模块中主要实现抢答过程中的抢的功能，并且能够实现当有一路抢答按键按下 时，该路抢答信号将其余各按键信号封锁的功能。在这个模块输入端有WARN输入（以时 间控制系统的WARN输出信号为信号源）、一个和“时间控制系统”公用的CLEAR端、4人 抢答输入信号端S0，S1，S2，S3和有一个时钟信号端CLK，这个时钟信号是个高频信号， 用以扫描S0，S1，S2，S3是否有信号输入。输出端有对应于S0，S1，S2，S3编号的4个指 示灯LED和4线2进制输出端STATES（用于锁存当前的状态），还有一个STOP端用于指示 S0，S1，S2，S3按钮状态（控制计算器停止）.生成模块图如4.1所示： 图 4-1 抢答鉴别模块的模块图 仿真波形如图 4.2 所示： 图4-2 抢答鉴别模块部分仿真波形 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 8 4.1.2 报警模块设计 （1） 在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内 （N 秒内）有人抢答或是倒计时到了之后蜂鸣声开始报警，输出 SOUND 有效电平为高。 生成模块如图 4.3（1）所示： 图4-3 报警模块（1） 的模块图 其仿真波形图如图 4.4 所示： 图4-4 报警模块（1）的仿真波形 (2) 具有犯规设置电路对提前抢答和超时抢答者，则报警并显示组别。其中， S、S1、S2、S3表示四个按键，CLEAR是复位控制端，WARNS是警告信号。 图 4-5 报警模块（2）的模块图 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 9 仿真波形如图所示： 图 4-6 报警模块（2）的仿真波形 4.1.3 计分模块的设计 本模块主要实现题目中的最后一个要求。设置一个计分电路，每组开始预置 10 分，由主持人记分，答对一次加 1 分，答错一次减 1 分。CLK 是一个时钟信号， CLR 是复位信号，ADD 与 SUB 是加减控制端，CHOOSE 是选择组别，用以控制 加减组别。本设计是选用 BCD 码（即用四位二进制数来表示一位十进制）来显示 计数。aa0、aa1 是显示计分的个位和十位。bb0、bb1、cc0、cc1、dd0、dd1 其功 能和 aa0、aa1 相同。生成模块图如右图： 图 4-7 计分模块的模块图 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 10 仿真波形如图 4.8 所示： 图 4-8 计分模块的仿真波形图 4.2 其他模块的设计 4.2.1 译码模块的设计 将抢答过程中锁存的BCD码转换成7段码用于LED的显示。在程序设计中， INSTATES 代表七个输入，QOUT 七个输出端。生成的模块图如图4.9所示： 图 4-9 译码模块的模块图 4.2.2 定时模块的设计 这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N秒的倒计时，并且 在N秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N秒内有 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 11 人抢答，由抢答鉴别模块输出的STOP信号控制停止计时，并显示优先抢答者的抢答时刻， 输出一个信号经WARN传至“抢答鉴别系统”，锁存不再让选手抢答。这个模块的输入端有 时钟信号CLK、系统复位信号CLEAR和一个STOP输入信号；输出端有秒时间状态显示信 号高位HIGN和低位LOW，无人抢答时计时中止警报信号WARN。 生成的模块图如图4.10所示： 图4-10 定时模块的模块图 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 12 4.2.3 动态显示模块的设计： 即扫描显示功能。在初始状态时，各组计分给出一个固定的值并将它扫描显示在屏幕 上，当计分或者要显示的数据发生变化时，再次扫描并显示出来。其模块图如下所示： MUX18 aa030 aa130 bb030 bb130 yy030 cc030 yy130 cc130 dd030 dd130 CHOOSE30 图 4-10 动态显示模块的模块图 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 13 5 总结 本设计使用 VHDL 语言，对抢答器的每一个模块进行分析、设计、编译，并在 QUARTUSII6.0 软件的支持下，对其进行仿真。 在本文章主要讲述了抢答器的抢答、计分和报警的功能。抢答模块包括了主持人的控 制、信号锁存等功能。通过这个模块，对后续的定时、显示模块提供一个开端，引导 。 计分功能，是实现题目中加分减分的功能。报警主要是对提前抢答或者答题超时等违规状 况提供一个警告信号。在对这三个模块的设计中，遇到几个难题。主要是对VHDL的语言 设计的遗忘，通过查阅课本以及软件调试逐一解决。在对各模块进行编程时，模块之间的 链接是很重要的。要注意各模块之间的连接关系。 通过这次毕业设计我发现自己的不足。首先， 感觉简单，以为利用学过的课程做应 该没什么问题。考虑不周全，导致系统功能设定时遇到不少困难。也耽搁了不少时间。其 次，我发现自己对课本知识不是太熟悉，对开发工具的利用掌握的也不是很熟练，导致在 编程、仿真时遇到不少麻烦。最后，由于大学期间接触电脑的机会不是太多，对基本的 Word文档的掌握不是很熟练，在对论文的格式进行修改时花费了不少时间。这次设计也 使我意识到，理论与时间之间的距离有多大。深刻体会到“纸上得来终觉浅，绝知此事要 躬行”这句古话的含义了。在以后的学习生活中，我会尽量弥补我在这方面的欠缺和不足。 由于本人能力有限，设计还有许多不足之处，还请老师给予指点。 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 14 参考文献 1. 李国洪，沈明山主编.EDA 技术与实验M.机械工业出版社，2008：2-11. 2. 李欣，张海燕主编，VHDL 数字系统设计M.科学出版社，2009：2830. 3. 皱彦，庄严，皱宁等编著，EDA 技术与数字系统设计M.电子工业出版社：6976. 4. 刘开绪.数字是抢答器的设计与实现J.电子工程师.2005.9:69-71. 5. 汪国强.EDA 技术与应用M.电子工业出版社.2006.60-76. 6. 冯祥.可编程逻辑器件在数字系统中的应用J.国外电子元器.2001(5):58-59. 7.高曙光.可编程逻辑器件原理、开发与应用M.西安电子科技.2002:122-125 . 8. 章忠全.电子技术基础实验与课程设计M.中国电力出版社.1999:95-99. 9. 胡丹.基于 VHDL 智力竞赛抢答器的设计与实现J.现代机械.2007(3):54-55. 10.刘延文,唐庆玉，段玉生.EDA 技术是实现电工学研究性教学的良好手段J.实验设计与管理.2006(8): 65-68. 11. 郭勇.EDA 技术基础（第 2 版）M.机械工业出版社.2005.314-320. 12. 常青，陈辉煌.可编程专用集成电路及其应用与设计实践经验M.国防工业出版社.1998:38-45. 13. Enoch O Hwang.Digital Logic and Microprocessor Design with VHDLM. Thomson-Engineering.2005: 10-15. 14. Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesisM.Prentice Hall.2001: 56-60. 15. On a Network Security Model for the Secure Information Flow on Multilevel Secure Network .J.Ki- Yong Hong.Chul Kim.2001: 364-369. 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 15 致谢 经过几个月的时间，毕业设计已经结束，本设计师在刘 老师的指导下完成的。我本 来是一个散漫的人，若不是老师督促与耐心指导我不可能完成的这么及时。在此首先谢谢 刘老师。 在整个设计过程中，我身边的同学特别是我的舍友，他们为我提供电脑、网络，使我 查找资料更加方便。在此还要感谢实验室的老师们，谢谢你们在我需要的时候为我打开实 验室的门，谢谢你们的信任。我的同组成员也给了我很大的帮助。帮我解决了很多细节上 的问题，使我能够更好更顺利的完成我的毕业设计，谢谢你们。 通过做毕业设计我学到了很多，无论是理论知识还是实际操作，都让我受益匪浅。这 些很大程度上得益于帮助过我的老师和同学，真的非常感谢你们。 最后，我还是要向百忙之中给我莫大帮助的刘老师表示感谢。还要 感谢的是我亲爱 的青岛工学院以及学院的每一位领导、老师和同学。谢谢你们！ 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 16 附录 源代码 1、抢答鉴别模块源代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LOCK IS PORT (CLK,CLEAR:IN STD_LOGIC; WARN : IN STD_LOGIC; S0,S1,S2,S3 : IN Std_Logic ; STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; STOP : OUT STD_LOGIC ; LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END LOCK ; ARCHITECTURE ONE OF LOCK IS BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3 ) BEGIN IF (CLEAR = 1)THEN STATESLEDE LEDE LEDE LEDE LEDE =“0000“; WARNS=1; END CASE ; ELSE LEDE=“0000“;WARNS=0; END IF; END PROCESS; END ONE; 3、计分模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SCORE IS PORT(CLK,SUB,ADD,CLR:IN STD_LOGIC; CHOOSE: IN STD_LOGIC_VECTOR(3 DOWNTO 0); aa0,aa1,bb0,bb1,cc0,cc1,dd0,dd1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); END SCORE; ARCHITECTURE RTL OF SCORE IS 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 19 BEGIN PROCESS( CHOOSE , CLK ,SUB , ADD ,CLR) BEGIN IF(CLR=1) THEN aa1=“0001“;aa0=“0000“; bb1=“0001“;bb0=“0000“; cc1=“0001“;cc0=“0000“; dd1=“0001“;dd0=“0000“; ELSIF(CLKEVENT AND CLK=1) THEN IF(ADD=1) THEN IF(CHOOSE=“0001“) THEN IF(aa0=“1001“) THEN aa0=“0000“; IF(aa1=“1001“) THEN aa1=“0000“; ELSE aa1=aa1+1; END IF; ELSE aa0=aa0+1; END IF; ELSIF (CHOOSE=“0010“) THEN IF(bb0=“1001“) THEN bb0=“0000“; IF(bb1=“1001“) THEN bb1=“0000“; ELSE bb1=bb1+1; END IF; ELSE bb0 = bb0+1; END IF; 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 20 ELSIF( CHOOSE=“0100“) THEN IF(cc0=“1001“) THEN cc0=“0000“; IF(cc1=“1001“) THEN cc1=“0000“; ELSE cc1=cc1+1; END IF; ELSE END IF; ELSIF (CHOOSE=“1000“) THEN IF(dd0=“1001“) THEN dd0=“0000“; IF(dd1=“1001“) THEN dd1=“0000“; ELSE dd1=dd1+1; END IF; ELSE dd0=dd0+1; END IF; END IF; ELSIF(SUB=1) THEN IF(CHOOSE=“0001“) THEN IF(aa0=“0000“) THEN IF(aa1=“0000“) THEN aa0=“0000“; aa1=“0000“; ELSE aa0=“1001“; aa1=aa1-1; END IF; 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 21 ELSE aa0=aa0-1; END IF; ELSIF (CHOOSE=“0010“) THEN IF(bb0=“0000“) THEN IF(bb1=“0000“) THEN bb0=“0000“; bb1=“0000“; ELSE bb0=“1001“; bb1=bb1-1; END IF; ELSE bb0=bb0-1; END IF; ELSIF(CHOOSE=“0100“) THEN IF(cc0=“0000“) THEN IF(cc1=“0000“) THEN cc0=“0000“; cc1=“0000“; ELSE cc0=“1001“; cc1=cc1-1; END IF; ELSE cc0=cc0-1; END IF; ELSIF(CHOOSE=“1000“) THEN IF(dd0=“0000“) THEN IF(dd1=“0000“) THEN dd0=“0000“; dd1=“0000“; 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 22 ELSE dd0=“1001“; dd1=dd1-1; END IF; ELSE dd0=dd0-1; END IF; END IF; END IF; END IF ; END PROCESS; END ARCHITECTURE ; 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 14 大学本科生毕业设计（论文）撰写规范 本科生毕业设计（论文）是学生在毕业前提交的一份具有一定研究 价值和实用价值的学术资料。它既是本科学生开始从事工程设计、科学 实验和科学研究的初步尝试，也是学生在教师的指导下，对所进行研究 的适当表述，还是学生毕业及学位资格认定的重要依据。毕业论文撰写 是本科生培养过程中的基本训练环节之一，应符合国家及各专业部门制 定的有关标准，符合汉语语法规范。指导教师应加强指导，严格把关。 1、论文结构及要求 论文包括题目、中文摘要、外文摘要、目录、正文、参考文献、致 谢和附录等几部分。 1.1 题目 论文题目应恰当、准确地反映论文的主要研究内容。不应超过 25 字， 原则上不得使用标点符号，不设副标题。 1.2 摘要与关键词 1.2.1 摘要 本科生毕业设计（论文）的摘要均要求用中、英两种文字给出，中 文在前。 摘要应扼要叙述论文的研究目的、研究方法、研究内容和主要结果 或结论，文字要精炼，具有一定的独立性和完整性，摘要一般应在 300 字左右。摘要中不宜使用公式、图表，不标注引用文献编号，避免将摘 要写成目录式的内容介绍。 1.2.2 关键词 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 15 关键词是供检索用的主题词条，应采用能覆盖论文主要内容的通用 技术词条（参照相应的技术术语标准），一般列 35 个，按词条的外延 层次从大到小排列，应在摘要中出现。 1.3 目录 目录应独立成页，包括论文中全部章、节的标题及页码。 1.4 论文正文 论文正文包括绪论、论文主体及结论等部分。 1.4.1 绪论 绪论一般作为论文的首篇。绪论应说明选题的背景、目的和意义， 国内外文献综述以及论文所要研究的主要内容。 文管类论文的绪论是毕业论文的开头部分，一般包括说明论文写作 的目的与意义，对所研究问题的认识以及提出问题。绪论只是文章的开 头，不必写章号。 毕业设计（论文）绪论部分字数不多于全部论文字数的 1/4。 1.4.2 论文主体 论文主体是论文的主要部分，要求结构合理，层次清楚，重点突出， 文字简练、通顺。 论文主体的内容要求参照大学本科生毕业设计（论文） 的规定第五章。 论文主体各章后应有一节“本章小结”。 1.4.3 结论 结论作为单独一章排列，但不加章号。 结论是对整个论文主要成果的归纳，要突出设计（论文）的创新点， 以简练的文字对论文的主要工作进行评价，一般为 4001 000 字。 1.5 参考文献 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 16 参考文献是论文不可缺少的组成部分，它反映了论文的取材来源和 广博程度。论文中要注重引用近期发表的与论文工作直接有关的学术期 刊类文献。对理工类论文，参考文献数量一般应在 15 篇以上，其中学术 期刊类文献不少于 8 篇，外文文献不少于 3 篇；对文科类、管理类论文， 参考文献数量一般为 1020 篇，其中学术期刊类文献不少于 8 篇，外文 文献不少于 3 篇。 在论文正文中必须有参考文献的编号，参考文献的序号应按在正文中出现的顺 序排列。 产品说明书、各类标准、各种报纸上刊登的文章及未公开发表的研 究报告（著名的内部报告如 PB、AD 报告及著名大公司的企业技术报告等 除外）不宜做为参考文献引用。但对于工程设计类论文，各种标准、规 范和手册可作为参考文献。 引用网上参考文献时，应注明该文献的准确网页地址，网上参考文 献不包含在上述规定的文献数量之内。 1.6 致谢 对导师和给予指导或协助完成论文工作的组织和个人表示感谢。内 容应简洁明了、实事求是，避免俗套。 1.7 附录 如开题报告、文献综述、外文译文及外文文献复印件、公式的推导、程 序流程图、图纸、数据表格等有些不宜放在正文中，但有参考价值的内容 可编入论文的附录中。 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 17 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 10 2、论文书写规定 2.1 论文正文字数 理工类 论文正文字数不少于 20 000 字。 文管类 论文正文字数 12 00020 000 字。其中汉语言文学专业不少于 7 000 字。 外语类 论文正文字数 8 00010 000 个外文单词。 艺术类 论文正文字数 3 0005 000 字。 2.2 论文书写 本科生毕业论文用 B5 纸计算机排版、编辑与双面打印输出。 论文版面设置为：毕业论文 B5 纸、纵向、为横排、不分栏，上下页边距分别为 2.5cm 和 2cm，左 右页边距分别为 2.4cm 和 2cm，对称页边距、左侧装订并装订线为 0cm、奇偶页不同、无网格。论文 正文满页为 29 行，每行 33 个字，字号为小四号宋体，每页版面字数为 957 个，行间距为固定值 20 磅。 页眉。页眉应居中置于页面上部。单数页眉的文字为“章及标题”；双数页眉的文字 为“大学本科生毕业设计（论文）”。页眉的文字用五号宋体，页眉文字下面为 2 条横线 （两条横线的长度与版芯尺寸相同，线粗 0.5 磅）。页眉、页脚边距分别为 1.8cm 和 1.7cm。 页码。页码用小五号字，居中标于页面底部。摘要、目录等文前部分的页码用罗马数 字单独编排，正文以后的页码用阿拉伯数字编排。 2.3 摘要 中文摘要一般为 300 字左右，外文摘要应与中文摘要内容相同，在语法、用词和书写 上应正确无误，摘要页勿需写出论文题目。中、外文摘要应各占一页，编排装订时放置正 文前，并且中文在前，外文在后。 2.4 目录 目录应包括论文中全部章节的标题及页码，含中、外文摘要；正文章、节题目； 参考文献；致谢；附录。 正文章、节题目（理工类要求编写到第 3 级标题，即.。文科、管理类可视论 文需要进行，编写到 23 级标题。） 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 11 2.5 论文正文 2.5.1 章节及各章标题 论文正文分章、节撰写，每章应另起一页。 各章标题要突出重点、简明扼要。字数一般在 15 字以内，不得使用标点符号。标题 中尽量不用英文缩写词，对必须采用者，应使用本行业的通用缩写词。 2.5.2 层次 层次以少为宜，根据实际需要选择。层次代号格式见表 1 和表 2。 表 1 理工类论文层次代号及说明 层次名 称 示 例说 明 章第 1 章 章序及章名居中排， 章序用阿拉伯数字 节 1.1 条1.1.1 题序顶格书写，与 标题间空 1 字，下 面阐述内容另起一 段 款 题序顶格书写，与标 题间空 1 字，下面阐 述内容在标题后空 1 字接排 项 (1) 题序空2 字书写，以 下内容接排，有标题 者，阐述内容在标题 后空1 字 版心左边线 版心右边线 表 2 文管类论文层次代号及说明 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 12 章 节 条 款 项 一、 （一） 1. （1） 居中书写 空 2 字书写 空 2 字书写 空 2 字书写 空 2 字书写 版心左边线 版心右边线 各层次题序及标题不得置于页面的最后一行（孤行）。 2.6 参考文献 正文中引用文献标示应置于所引内容最末句的右上角，用小五号字体。所引文献编号 用阿拉伯数字置于方括号“ ”中，如“二次铣削1”。当提及的参考文献为文中直接 说明时，其序号应该与正文排齐，如“由文献8，1014可知”。 经济、管理类论文引用文献，若引用的是原话，要加引号，一般写在段中；若引的不 是原文只是原意，文前只需用冒号或逗号，而不用引号。在参考文献之外，若有注释的话， 建议采用夹注，即紧接文句，用圆括号标明。 不得将引用文献标示置于各级标题处。 参考文献书写格式应符合 GB77141987文后参考文献著录规则。常用参考文献 编写项目和顺序应按文中引用先后次序规定如下： 著作图书文献 序号作者书名（版次）出版地：出版者，出版年:引用部分起止页 第一版应省略 基于 VHDL 的数字式竞赛抢答器的设计与实现-抢答、计分和报警 13 翻译图书文献 序号作者书名（版次）译者出版地: 出版者，出版年:引用部分起止页 第一版应省略 学术刊物文献 序号作者文章名学术刊物名年，卷（期）：引用部分起止页 学术会议文献 序号作者文章名编者名会议名称，会议地址，年份出版地，出版者， 出版年:引用部分起止页 学位论文类参考文献 序号研究生名学位论文题目出版地学校（或研究单位）及学位论文级别答 辩年份:引用部分起止页 西文文献中第一个词和每个实词的第一个字母大写，余者小写；俄文文献名第一个词 和专有名词的第一个字母大写，余者小写；日文文献中的汉字须用日文汉字，不得用中文 汉字、简化汉字代替。文献中的外文字母一律用正体。 作者为多人时，一般只列出前 3 名作者，不同作者姓名间用逗号相隔。外文姓名按国 际惯例，将作者名的缩写置前，作者姓置后。 学术会议若出版论文集者，可在会议名称后加上“论文集”字样。未出版论文集者省 去“出版者”、“出版年”两项。会议地址与出版地相同者省略“出版地”。会议年份与 出版年相同者省略“出版年”。 学术刊物文献无卷号的可略去此项，直接写“年，（期）”。 参考文献