电子技术实验报告（数电部分）.doc

湖 北 理 工 学 院电气与电子信息工程学院实 验 报 告课程名称： 电子技术实验（数电部分）专业名称： 班 级： 学号： 姓 名： 湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度，以及评价学生实验课成绩的重要依据，同时也是实验教学的重要文件，撰写实验报告必须在科学实验的基础上进行。真实的记载实验过程，有利于不断积累研究资料、总结研究实验结果，可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力，培养学生理论联系实际的学风和实事求是的科学态度。为加强实验教学中学生实验报告的管理，特指定湖北理工学院电气与电子信息工程学院实验报告规范。一、每门实验课程中的每一个实验项目均须提交一份实验报告。二、实验报告内容一般应包含以下几项内容：1、实验项目名称：用最简练的语言反映实验内容，要求与实验课程安排表中一致；2、实验目的和要求：明确实验的内容和具体任务；3、实验内容和原理：简要说明本实验项目所涉及原理、公式及其应用条件；4、操作方法与实验步骤：写出实验操作的总体思路、操作规范和操作主要注意事项，准确无误地记录原始数据；5、实验结果与分析：明确地写出最后结果，并对实验得出的结果进行具体、定量的结果分析，说明其可靠性；6、问题与建议（或实验小结）：提出需要解决问题，提出改进办法与建议，避免抽象地罗列、笼统地讨论。（或对本次实验项目进行总结阐述。）三、实验报告总体上要求字迹工整，文字简练，数据齐全，图标规范，计算正确，分析充分、具体、定量。四、指导教师及时批改实验报告，并将批改后的报告返还学生学习改进。五、实验室每学期收回学生的实验报告，并按照学校规章保存相应时间。实 验 报 告实验项目名称： 逻辑门电路逻辑功能的测试 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。2、掌握常用非门、与非门、或非门、异或门的逻辑功能及其测试方法。二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4030、CC4000的有关内容。四、实验内容和步骤1、测试CC4011四2输入与非门电路逻辑功能写出与非逻辑表达式。图1-1 CC4011引脚排列图将CC4011正确接入面板，注意识别1脚位置，按表1-1要求输入高、低电平信号，测出相应的输出逻辑电平。表1-1 CC4011逻辑功能测试表A1B1Y1A2B2Y2A3B3Y3A4B4Y4000000000101010110101010111111112、测试CC4030四异或门逻辑功能写出异或逻辑关系表达式。Y4A4图1-2 CC4030引脚排列图将CC4030正确接入实验面板，注意识别1脚位置，按表1-2的要求输入高、低电平信号，测出相应的输出逻辑电平。表1-2 CC4030逻辑功能测试表A1B1Y1A2B2Y2A3B3Y3A4B4Y4000000000101010110101010111111113、测试CC4000双3输入或非门加1输入反相器的逻辑功能写出或非逻辑关系表达式。 图1-3 CC4000引脚排列图将CC4000正确接入实验面板，注意识别1脚位置，按表1-3的要求输入高、低电平信号，测出相应的输出逻辑电平。表1-3 CC4000逻辑功能测试表A1B1C1Y1A2B2C2Y2AY00000000010011010010011011100100101101110110111111五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、连接导线时，为了便于区别，一般用红色导线接电源，用黑色导线接地。3、注意识别芯片的引脚。六、思考题1、怎样判断门电路逻辑功能是否正常？2、与非门一个输入端接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？3、试用与非门来实现非门的逻辑功能。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： 组合逻辑电路的功能测试 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、掌握组合逻辑电路的功能测试。2、验证半加器和全加器的逻辑功能。二、实验主要仪器和设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、万用表、芯片CC4011、CC4030的有关内容。四、实验内容及步骤1、组合逻辑电路功能测试图2-1（1）用2片CC4011组成如图2-1所示的半加器电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。（2）图中A、B、C接电平开关，Yl、Y2接发光管电平显示。（3）按表2-1要求，改变A、B、C的状态填表并写出Yl、Y2逻辑表达式。（4）将运算结果与实验比较，得出判断结论。表2-1输入输出ABCY1Y20000010100111001011101112、测试用异或门（芯片CC4030）和与非门（芯片CC4011）组成的半加器的逻辑功能。根据半加器的逻辑表达式可知，和数S是A、B的异或，进位C是A、B相与，故半加器可用一个集成异或门和二个与非门组成，试设计并画出该逻辑图。（1）在实验箱上用异或门和与非门接成以上电路。 A、B接电平开关，S、C接电平显示。 （2）按表2-2要求改变A、B状态，填表。表2-2输入端A0101B0011输出端SC3、测试全加器的逻辑功能。（1）写出图2-2电路的逻辑表达式。图2-2（2）由逻辑表达式列真值表，根据实验结果填表2-3。表2-3输 入输 出AiBiCi-1YX1X2X3SiCi000001010011100101110111五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、注意识别芯片的引脚。六、思考题1、试用半加器和或门组成全加器，画出电路。2、总结组合逻辑电路的分析方法。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： 译码器和数据选择器的应用 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、熟悉集成译码器、数据选择器的引脚排列图与功能表。2、掌握集成译码器、数据选择器的应用。二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4028、CC4512的有关内容。四、实验内容及步骤1、测试CC4028 4线-10线译码器逻辑功能将CC4028正确接入实验面板，注意识别1脚位置，按表3-1要求输入高、低电平信号，测出相应的输出逻辑电平。图3-1 CC4028引脚排列图表3-1 CC4028逻辑功能测试表DCBAQ0Q1Q2Q3Q4Q5Q6Q7Q8Q900000001001000110100010101100111100010012、测试CC4512三态8通道数据选择器逻辑功能及其应用图3-2 CC4512引脚排列图（1）将CC4512正确接入实验面板，注意识别1脚位置。按表3-2要求，在控制端INH、DIS端有效情况下输入高、低电平信号，测出相应的输出逻辑电平。（2）利用CC4512三态8通道数据选择器实现逻辑函数F=，在图3-2中画出接线图并测试其逻辑功能，填写表3-3。表3-2 CC4512逻辑功能测试表CBAD0D1D2D3D4D5D6D7Q0001000000000101000000010001000000110001000010000001000101000001001100000001011100000001表3-3 CC4512应用电路逻辑功能测试输 入输出ABCF000001010011100101110111五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、注意CC4512芯片中INH、DIS端的不同控制功能。3、连接导线时，为了便于区别，最好用不同颜色导线区分电源和地线，一般用红色导线接电源，用黑色导线接地。六、思考题1、总结译码器的使用体会。2、总结数据选择器的使用体会。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： 触发器及其应用 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、熟悉并掌握R-S、D、J-K触发器的构成，工作原理与测试方法。2、学会正确使用触发器的集成芯片。3、了解不同逻辑功能触发器相互转换的方法。二、实验主要仪器与设备三、实验预习要求实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4013、CC4027有关内容。四、实验内容及步骤1、基本RS触发器逻辑功能测试利用数电实验箱测试由与非门（CC4011）组成的基本RS触发器的逻辑功能，将测试结果记录在表4-1中。图4-1 基本RS触发器表4-1Q逻辑功能011111012、双JK触发器CC4027逻辑功能测试图4-2 CC4027引脚排列图按表4-2测试并记录JK触发器的逻辑功能（表中CP信号由实验箱操作板上的单次脉冲发生器CP+提供，手按下产生01，手松开产生10）。表4-2R SCP J KQnQn+1功 能0 1 1 0 0 0 0 0010 0 0 1010 0 1 0010 0 1 1013、双D触发器CC4013逻辑功能测试图4-3 CC4013引脚排列图按表4-3测试并记录D触发器的逻辑功能（表中CP信号由实验箱操作板上的单次脉冲发生器CP+提供）。表4-3S RCPDQnQn+1功能1 00 10 00010 01014、触发器功能转换。将D触发器CC4013和JK触发器CC4027转换成T触发器，列出表达式，画出实验电路图。五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、注意识别芯片的引脚及置位端、复位端的使用。六、思考题比较各种触发器的逻辑功能及触发方式。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： 计数器的设计与应用 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、熟悉并掌握常用中规模集成计数器的功能及其测试方法。2、掌握利用常用中规模集成计数器设计任意进制的计数器。二、实验主要仪器与设备三、实验预习要求实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC40192、CC4011、CC4013有关内容。四、实验内容及步骤1、用CC4013双D触发器构成4位二进制异步加法计数器。（1）按图5-1接线R图5-1 4位二进制异步加法计数器（2）清零后，逐个送入单次脉冲，观察并将Q3Q0的状态记入表5-1中。表5-1Q3Q2Q1Q0Q3Q2Q1Q000001111（3）将单次脉冲改为1Hz的连续脉冲，根据观察的Q3Q0的状态，画出Q0、Q1、Q2、Q3端的波形。（4）将图5-1电路中的低位触发器Q端与高一位的cp端相接，观察Q3Q0的状态，判断该电路实现的功能。2、测试CC40192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清零端CR，置数端，数据输入端D0、D1、D2、D3分别接逻辑开关，输出端Q0、Q1、Q2、Q3接译码显示输入端，进位输出和借位输出接逻辑电平显示插口。按下表5-2逐项测试并判断集成块的功能是否正常。图5-2 CC40192引脚排列图表5-2输 入输 出功能CRCp+Cp-D3D2D1D0Q3Q2Q1Q01000101111dc b a（1）清零令CR=1，=1，其他输入为任意态，这时Q3Q2Q1Q0=，译码显示器为0；清除功能完成后，置CR=0；（2）置数CR=0，cp+、cp-任意，数据输入端任意一组二进制数，令=0，设置一组四位二进制数，观察译码器的显示输出，预置功能是否完成，此后置=1。观察结果；（3）加计数CR=0，= cp-=1，cp+接单次脉冲源，清零后送入10个单次脉冲，观察译码器输出的数字显示是否按8421码十进制状态转换表进行，输出状态变化是否发生在cp+的上升沿。观察结果；（4）减计数CR=0，= cp+=1，cp-接单次脉冲源，参照（3）进行实验，观察结果。3、用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行00-60累加计数。绘制接线图。4、将上题的两位十进制加法计数器改为两位十进制减法计数器实现60-00递减计数，绘制接线图。五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、注意CC40192的同步置数端、异步复位端功能在反馈信号方面的差异。六、思考题1、总结同步二进制加/减法计数器的接线规律。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： 移位寄存器及其应用 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、掌握中规模4位双向移位寄存器的逻辑功能及使用方法。2、利用移位寄存器构成环行计数器。二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC40194的有关内容。四、实验内容及步骤1、测试CC40194的逻辑功能图6-1 CC40194引脚排列图（1）清零。令=0，其他输入均为任意值，这时寄存器输出Q0Q1Q2Q3=。清零后，置=1。（2）送数。令=S1=S0=1，送入任意四位二进制数D0D1D2D3=abcd,观察cp=0、cp由10、cp由01三种情况下，输出端Q0Q1Q2Q3的变化。状态变化发生在cp脉冲的。（3）右移。清零以后，令=1，S1=0，S0=1，由右移输入端SR输入二进制数码，如0100，由cp端连续输入4个脉冲，观察输出情况，记录结果是Q0Q1Q2Q3=。（4）左移。清零后，令=1，S1=1，S0=0，由左移输入信号端SL输入二进制数码，如0001，连续加入4个cp脉冲，观察输出端情况，记录结果是Q0Q1Q2Q3=。（5）保持。寄存器预置任意四位二进制数码abcd。令=1，S1=S0=0，加cp脉冲，观察寄存器输出状态，记录结果是Q0Q1Q2Q3=。表6-1 CC40194功能表清除模式时钟串行输 入输 出功 能总 结S1S0cpSLSRD0D1D2D3Q0Q1Q2Q30111abcd111100001111010011111111000011111002、环形计数器自拟实验线路使寄存器预置的二进制数码（例如0100）进行右移循环，观察寄存器输出状态的变化，记入表6-2中。表6.2cpQ0Q1Q2Q3 0 1 2 3 4 0 1 0 03、实行数据的串行输入/并行输出转换按图6-2接线，进行右移串行/并行实验，串入数码自定；改接左移方式并行输出。自拟表格并将测试结果填入。图6-2 7位串行/并行转换器五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、注意CC40194中清零端，左、右移控制端的运用。六、思考题1.比较环形计数器左移循环和右移循环接线的不同。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： D/A和A/D转换器及其应用 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的1、掌握D/A、A/D转换器的基本工作原理和基本结构。2、掌握大规模集成D/A、A/D转换器的功能及其典型应用。二、实验主要仪器与设备三、预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片DAC0832、ADC0809、LM741的有关内容。四、实验内容及步骤1. D/A转换器DAC0832（1）按图8-1接线，电路接成直通方式，即 、接地；ALE、VCC、VREF接+5V，运放电源接15V；D0D7接逻辑开关的输出插口，输出端V0接直流数字电压表。（2）调零。令D0D7全置零，调节运放的电位器使LM741输出为零。（3）按表8.1所列的输入数字信号，用数字电压表测量运放的输出电压V0，并将测量结果填入表中，并与理论值进行比较。图8-1 D/A转换实验线路输入数字量输出模拟量V0（V）D7D6D5D4D3D2D1D0VCC5V00000000000000010000001000000100000010000001000000100000010000001000000011111111表8.12、A/D转换器ADC0809按图8-2接线。 图8-2 ADC0809实验线路（1） 八路输入模拟信号1V至4.5V，由5V电源经电阻R分压组成，变换D0至D7接逻辑电平显示器输入插口，CP时钟脉由计数脉冲源提供，取CP100KHz，A0A2地址端接逻辑电平输出插口。（2） 接通电源后，在启动端（START）加一正单次脉冲，下降沿一到即开始AD转换。（3） 按表8.2的要求观察，记录IN0IN7八路模拟信号的转换结果并将转换结果换算成十进制数表示的电压值，并与数字电压表实测的各路输入电压值进行比较，分析误差原因。表8.2被选模拟通道输入模拟量地 址输出数字量INVI（V）A2A1A0D7D6D5D4D3D2D1D0十进制IN0IN1IN2IN3IN4IN5IN6IN7 五、实验注意事项1注意用电安全，实验中连线时或拆线时断开电源操作。2注意DAC芯片外接运放的调零。六、思考题1、请说明ADC0809、DAC0832各引脚功能，使用方法七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： 智力竞赛抢答器的设计 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的及要求1、实验目的：设计一个8路智力竞赛定时抢答器。2、实验要求：（1）可同时供8名选手或8个代表队参加比赛，他们的编号分别是I0I7，各用一个抢答按钮，按钮的编号分别与选手的编号相对应，分别是S0S7。（2）给节目主持人设置一个控制开关S，用来控制系统的清零和抢答的开始。（3）抢答器具有数据锁存和显示功能，抢答开始以后，若有选手按动抢答按钮，编号便立即锁存，并在LED数码管上显示出选手的编号。此时，输入回路封锁，禁止其他选手抢答。优先抢答的选手的编号一直保持到主持人将系统清零时为止。（4）抢答器具有定时抢答功能，且一次抢答的时间由主持人设定，当节目主持人启动“开始”键后，要求定时器立即进行减法计数，并用显示器显示。（5）参赛选手在设定的时间内抢答有效，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零时为止。（6）如果定时抢答的时间已到，却没有选手抢答时，则本次抢答无效，封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片74HC147/148、74HC279、CC4511、74HC192/CC40192、555、CC4011、LED的有关内容。四、实验内容及步骤1、抢答电路设计举例定时抢答器的总体框图如图8-1所示。抢答电路的功能有两个：一是能分辨出选手操作按键的先后，并锁存优先抢答者的编号，供译码显示电路用；二是要使其他选手的按键操作无效。选用优先编码器74HC147/148和四RS触发器74HC279可以完成上述功能，其参考电路组如图8-2所示。在图8-2中，当主持人控制开关处于“清零”位置时，四RS触发器的端为低电平，其输出Q1Q4全部为低电平。于是CC4511的，显示器灭灯；此时，74HC148的选通输入端，74HC148处于工作状态，锁存电路74HC279不工作。当主持人将开关拨到“开始”位置时，优先编码器74HC148和锁器74HC279同时进入工作状态，即抢答器处于等待状态，等待输入端输入信号。当有选手将按键按下时（例如按下S6），则74HC148的输出端，级联端，经74HC279锁存后，且，经CC4511译码后，显示器显示出“6”。同时，由于，使得74HC148的禁止端，优先编码器74HC148处于禁止工作状态，封锁了其他按键的输入，其他按键的输入信号不会被接收，这就保证了抢答者的优先权及抢答电路的准确性。当优先抢答者回答完问题后，由主持人操作控制开关S，使抢答电路复位，以便于进行下一轮抢答。图8-1 定时抢答器的总体框图CC451174HC14874HC27912图8-2 抢答电路设计举例2、倒计时电路设计举例倒计时举例电路如图8-3所示。在图8-3中节目主持人根据抢答题的难易程度，设定一次抢答所需的时间，通过时间电路对减法计数器进行预置，选用十进制同步加/减计数器CC40192实现，计数器的时钟脉冲由秒脉冲电路提供。图8-3 倒计时电路设计举例3、秒脉冲产生电路由555时基芯片和晶体管构成的报警电路如图8-4所示。在图8-4中，555时基芯片构成多谐振荡器，振荡频率为：4、时序控制电路设计举例时序控制电路是定时抢答器设计的关键环节，其主要功能是：（1）当参赛选手按动抢答键时，抢答电路和倒计时电路停止工作。（2）当主持人将控制开关切换到“开始”位置时，抢答电路和倒计时电路进入正常工作状态。（3）当设定抢答时间到，同时抢答电路和倒计时电路停止工作。图8-4 时序控制参考电路根据上述功能要求，时序控制参考电路如图8-4所示。在图8-4中门G1的作用是控制时钟信号CP的通过与封锁，门G2的作用是控制优先编码器74HC148的输入使能端。其控制过程是：当主持人控制S从“清零”位置切换到“开始”位置时，来自图8-2中74HC279的输出CTR=0，经门G3反相，A=1，则使门G1开门，从555第3脚送来的时钟信号CP能够加到倒计时计数器的CPD端，计数器CC40192进行“减1”计数，在设置的时间未完毕时，来自图8-3中的74HC192的借位端，门G2的输出电平，使74HC148处于正常的工作状态，从而实现上述功能（2）的要求。当选手在倒计时的时间内按动抢答按键时，CTR=1，经门G3反相后，使得A=0，于是门G1关门，CP信号被封锁，倒计时电路处于“保持”状态，门G2的输出电平，74HC148处于禁止工作状态，从而实现上述功能（1）的要求。当倒计时设定的时间到来时，来自74HC192的借位端，经门G2反相后，则74HC148处于禁止工作状态，禁止选手进行抢答，此时门G1处于关门状态，封锁CP信号，使倒计时电路为“00”状态，从而实现上述功能（3）的要求。5、整机设计参考电路图8-5 定时抢答器的整机参考电路经过图8-2图8-4各单元电路的设计，可以得到定时抢答器的整机参考电路如图8-5所示。五、实验注意事项1、注意用电安全，实验中连线时或拆线时断开电源操作。2、注意识别芯片的引脚。六、实验调试及检测1、由图8-1所示的定时抢答器的总体方框，按时信号的流向分单元装配，逐级级联。2、调试抢答电路，检查各控制开关是否正常，当按下抢答按键时，应显示对应座位上的序号，再按下其他抢答按键时，数码管显示的序号应不发生变化。3、用逻辑笔检查倒计时电路的预置时间是否准确，检查减1计数是否正确。4、检查秒脉冲产生电路是否正常工作。七、实验心得体会指导教师批阅及成绩指导教师签名： 年 月 日实 验 报 告实验项目名称： FPGA器件的编程及应用设计 同组人： 实验时间： 实验地点： 指导教师： 一、实验目的及要求1、设计十字路口交通灯控制器。2、学习用ASM图形输入和文本输入混合方式建立描述文件。3、输入设计，并且进行仿真调试，使逻辑功能与时序正确。4、下载到实验板进行实验验证。二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、FPGA器件（例如EPM7128S芯片），软件Fovndation Express3.1i版本的有关内容。四、实验内容及步骤1、设计说明十字路口的示意图交通管理示意图分别如图10-1(a)、(b)所示。十字路口交通灯控制器的方框图如图10-2所示。（a）十字路口示意图 （b）十字路口交通管理器示意图图10-1对图10-1（a）提出功能要求：（1）若只有B方向车辆通行时，A方向亮红灯，B方向亮绿灯。（2）若只有A方向车辆通行时，B方向亮红灯，A方向亮绿灯。图10-2 交通灯控制器方框图（3）若A、B两个方向都有车辆通行时，则两个方向轮流亮绿灯和红灯，且主干道A方向每次亮绿灯时间不得少于40s，支干道B方向每次亮绿灯时间不得多于20s。（4）由绿灯转换为红灯的时间，要有5s的黄灯作为过渡时间。图10-2中端口的定义：RST系统的复位端，低电平有效。CLK频率为1Hz的系统时钟输入端。SMA方向路口附近的传感器送来的信号，高电平表示A方向有车辆要通过十字路口。SSB方向路口附近的传感器送来的信号，高电平表示B方向有车辆要通过十字路口。RM、YM、GM分别对应主干道的红、黄、绿三色交通灯的控制信号，高电平控制灯亮。RS、YS、GS分别对应支干道的红、黄、绿三色交通灯的控制信号，高电平控制灯亮。2、十字路口控制系统的总体设计方案及组成模块交通灯控制器的总体结构框图如图10-3所示。系统主要由控制模块（CONTROLLER）和定时模块（TIMER）构成。ST是定时模块的状态信号，高电平表示定时结束；CNT是控制模块给定时模块的定时值。图10-3 交通灯控制器的总体结构框图3、控制模块的算法设计举例控制模块的ASM（管理工作流程）图举例，如图10-4所示。图10-4 交通灯的管理工作流程图（控制器的ASM图）4、VHDL设计文件（参考HDL源程序）（1）定时模块（TIMER、VHD）library ieee ;use ieee.std_logic_1164.all ;use ieee.std_logic_unsigned.all ;entity TIMER isport (RST, CLK: in std_logic;CNT: in integer range 0 to 63 ;ST: out std_logic) ;end entity TIMER ;architecture ARCH of TIMER issignal Q: integer range 0 to 63 ;beginprocess (RST, CLK)begin if (RST = 0) then Q 40 ; ST0; elsif (CLKevent and CLK =1)then if (Q/=0)then if (Q=1) then Q CNT ; ST0; elsif(Q=2) then Q 1 ; ST1; else QQ -1 ; ST0; end if ; end if ; end if ; end process ; end architecture ARCH ;（2）控制模块（CONTROLLER、VHD）library ieee ;use ieee.std_logic_1164.all ;use ieee.std_logic_unsigned.all ;entity CONTROLLER isport (RST, CLK, ST, SM, SS: in std_logic;RM, YM, GM, RS, YS, GS: out std_logic; CNT: out integer range 0 to 63 );end entity CONTROLLER;architecture ARCH of CONTROLLER is constant T1: integer:= 40; constant T2: integer:= 20; constant T3: integer:= 5; type STATE_TYPE is (S0, S1, S2, S3); signal STATE: STATE_TYPE ; signal RYG: std_logic_vector (5 downto 0) ;begin-描述状态转换 process (RST, CLK) beginif (RST = 0) then STATE S0 ; elsif (CLKevent and CLK =1)thenif (ST = 1) then case STATE is when S0 if (SS =0 ) then STATE S0 ; else STATE S1 ; end if ;when S1 STATE S2 ;when S2 if (SM=0 ) then STATE S2 ;else STATE S3 ; end if ;when S3 STATE S0 ;when others STATE S0 ;end case ;end if ; end if ; end process ;-描述交通灯控制信号RM RYG(5); YM RYG(4); GM RYG(3);RS RYG(2); YS RYG(1); GS RYG(0);process (STATE) begincase STATE iswhen S0 RYG “001100”; when S1 RYG “010100”;when S3 RYG “100001”; when S4 RYG “100010”;when others RYG “001100”;end case ;end process ;-描述定时器的定时值p