2013～2014学年第二学期《EDA技术》复习.docx

20132014学年第二学期 EDA技术 复习一、选择题1、进程中的信号赋值语句，其信号更新是 CC 。A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。2、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 B 。A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。3、关于FPGA不正确的说法是：_ D _。A. FPGA的中文名称是现场可编程门阵列；B. FPGA的保密性能比较差；C. FPGA的集成度高，适合于做SOC（片上系统）应用；D. 由于代码的不同，PC机上是无法对FPGA使用的代码作仿真的。4、用VHDL编写的代码，以下几种说法错误的是D 。A. if属于顺序执行语句；B. function中只能有一个返回值C. 信号的event属性必须和某个测试条件关联，例如if（clkevent and clk = 1）；D. variable和signal可以在同处声明，但作用不同。5、对于VHDL以下说法错误的是 。A. VHDL程序中是区分大小写的；B. 一个完整的VHDL程序总是由库说明部分、实体和结构体等三部分构成；C. VHDL程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚；D. 结构体是描述元件内部的结构和逻辑功能。6、对于状态机，以下说法不正确的是 。A. 状态机由时序电路和组合电路组成；B. 米里（Mealy）型状态机和摩尔（Moore）的区别仅在于其组合电路有没有外部输入信号；C. 状态机必须有复位信号输入，但可以没有时钟信号输入；D. 状态机的状态通常用自定义的枚举型信号（signal）表示。7、关于VHDL的包集，以下几种说法错误的是_ D _。A. 包集中定义的常数是全局的；B. 使用包集的原因是它允许代码分割、共享和重用；C. 包集可以没有PACKAGE BODY；D. 包集与库是互相独立的。二、判断改错题1 已知A和Q均为BIT类型的信号，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN CASE A IS WHEN 0 = Q Q = 0;END CASE ； END test ； 【参考答案】CASE语句应该存在于进程PROCESS内。2 已知start为STD_LOGIC类型的信号，sum是INTEGER类型的信号，请判断下面的程序片断： PROCESS (start) BEGIN FOR i IN 1 TO 9 LOOP sum := sum + I;END LOOP;END PROCESS;【参考答案】sum是信号，其赋值符号应该由“:=”改为“=”。3 已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN SIGNAL B ：STD_LOGIC;Q = B;END test;【参考答案】 信号SIGNAL的声明语句应该放在BEGIN语句之前。4 已知A和B均为STD_LOGIC类型的信号，请判断下面的语句： A = 0;B = x;【参考答案】 不定态符号应该由小写的x改为大写的X。5 已知A为INTEGER类型的信号，B为STD_LOGIC类型的信号，请判断下面的程序片断： ARCHITECTURE test OF test IS BEGIN B q q q q = d;END CASE; 答案：CASE语句缺 WHEN OTHERS 语句 g7 已知A和B均为STD_LOGIC类型的信号，请判断下面的语句： A = 0;B = z;【参考答案】 高阻态符号应该由小写的z改为大写的Z。三、VHDL代码填空下面代码是一个10线4线优先编码器的VHDL描述，试补充完整。LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(9 DOWNTO 09); output : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF coder IS SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (Ddin) BEGIN IF (din(9)=0) THEN SIN = 1001 ; ELSIF (din(8)=0) THEN SIN = 1000 ; ELSIF (din(7)=0) THEN SIN = 0111 ; ELSIF (din(6)=0) THEN SIN = 0110 ; ELSIF (din(5)=0) THEN SIN = 0101 ; ELSIF (din(4)=0) THEN SIN = 0100 ; ELSIF (din(3)=0) THEN SIN = 0011 ; ELSIF (din(2)=0) THEN SIN = 0010 ; ELSIF (din(1)=0) THEN SIN = 0001 ; ELSE =SIN = 0000”; END IF；END IF; END PROCESS; output = SINn;END behav;LIBRARY IEEE;/库声明USE IEEE.STD_LOGIC_1164.ALL;USE STD_LOGIC_UNSIGNED.ALL;ENTITY My_Code IS;/ENTITY My_Code PORT ( CLK: IN STD_LOGIC;/输入端口，输入信号CLK为STD_LOGIC类型。 Q: BUFFER STD_LOGIC_VECTOR (7 DOWNTO 0);/buffer端口，为位宽为8的矢量);END My_Code;ARCHITECTURE a OF Exe IS/ARCHITECTURE aBEGINProcess (CLK)/每当时钟信号发生变化时执行下列语句 VARIABLE QTEMP : STD_LOGIC_VECTOR(6 DOWNTO 0);/定义可以一个变量QTEMP，类型为位宽为7位的矢量BEGIN IF CLKEVENT AND CLK=1 THEN QTEMP = QTEMP+1; END IF; Q=QTEMP;END PROCESS;END a;四、改正程序中的错误，并说明每条语句的功能 该程序实现的功能是：八位计数器五、简述1、三态门输出的三种状态分别为哪三种。【参考答案】 0、1、Z2、试判断下图所示状态机类型，并说明理由。该【参考答案】： 状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序3、什么是并发语句？什么是顺序语句？并发语句：并发执行的语句，在EDA中，这些语句是在PROCESS，FUNCTION，PROCEDURE之外使用的语句并发语句有WHEN语句（WHEN/ELSE或者WITH/SELECT/WHEN）BLOCK语句GENERATE语句顺序语句：顺序执行的语句，这些语句是在PROCESS，FUNCTION，PROCEDURE之内使用的语句，这样的语句包括IF，WAIT，CASE，LOOP语句。4、信号与变量使用时有何区别？1.信号可以在PAKAGE ENTITY ARCHITECTURE中声明，变量只能在一段顺序代码的内部声明， 因此，信号通常是全局的，变量通常是局部的。2.变量的值无法传递到PROCESS外部，而信号可以。3.赋予变量的值是立刻生效的，而在PROCESS中使用的信号不同，新的信号值通常只有整个PROCESS 运行完毕以后才开始生效。5、用VHDL语言编写的代码在结构上分为哪几部分？其中哪几部分是VHDL程序必不可少的？【参考答案】： VHDL程序的组成部分包含：实体（Entity）、构造体（Architecture）、配置（Configuration）、包集合（Package）、库（Library）。其中，实体（Entity）、构造体（Architecture）是VHDL程序必不可少的。6、写出2输入与门VHDL逻辑描述。C=A and B 7、由N个触发器可以构成最大计数长度为多少进制的计数器。辑。四、代码设计评分标准：得分点分细目标在答案正文。）1请用VHDL设计一个三输入或非门。【参考答案】： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY test1 IS PORT(A, B, C : IN STD_LOGIC;Q : OUT STD_LOGIC );END test1;ARCHITECTURE test1 OF test1 IS BEGIN Q Q Q = B ; END CASE ; END PROCESS ; END test2 ;3编写包含以下内容的实体代码端口 D 为12位输入总线 端口 OE 和 CLK 都是1位输入端口 AD 为 12位双向总线端口 A为12位输出总线端口 INT 是1位输出端口 AS 是一位输出同时被用作内部反馈【参考答案】：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY my_des