数电大型试验报告.docx

数字电路与数字逻辑大型实验报告姓 名 王凯 学 号 201207760126 指导教师 杨马英 专业班级 电师1201 学 院 教科学院 提交日期 2014年J10月18日 一、 实验内容1、 数字频率计2、 自选设计题二、4位数字频率计设计1、 设计题目 设计一4位数字频率计，测量范围为0-9999Hz,假设北侧信号为标准方波信号2、 方案设计及原理将被测信号作为计数器的时钟输入。让计数器从零开始计数，计算器计数1s后得到的计数值就是被测信号的频率值。根据上述思路可以得到如下图1所示的数字频率计原理框图。控制信号首先给出清零信号，使计数器清零。然后闸门信号置为高电平，闸门开通，被测信号通过闸门送到计数器，计数器开始计数，1s后，将闸门信号置为低电平，计数器停止计数，此时计数器的计数值就是被测信号的频率，如果将计数值直接送显示电路显示，那么在整个计数过程，显示值将不断变化，无法看清显示值。在计数器和显示电路之间加了锁存器后，控制闸门关闭后给出一锁存信号，将计数值存入锁存器，显示电路根据锁存器的输出显示频率值。这样，每测量一次频率值，显示值刷新一次，下图2给出了数字频率年纪给信号的时序关系。 数字频率计是一个典型的数字系统，控制器构成控制单元，计数器和锁存器等构成处理单元。控制器除了基准时钟信号之外，没有其他输入信号，在基准时钟信号的定时作用下产生闸门信号。所存信号和清零信号三个控制信号，因此，控制器可采用摩尔型状态机实现。摩尔型状态机有计数器和组合逻辑电路两部分组成。计数器定义10个状态，第0个状态产生清零信号，第1-8个信号产生闸门信号，第9个状态产生锁存信号。组合电路用于对计数器状态进行译码。基准时钟信号频率设为8Hz，则闸门信号脉冲宽度刚好为1s。 数字频率计的硬件电路主题由FPGA实现，再次基础上扩展LED显示电路及时钟电路即可，由于数字频率计的测频范围为0-9999Hz，因此显示电路可采用4为7段LED数码管。时钟电路用于产生8Hz基准始终CLK1，同时产生一路频率可变的时钟信号CLKIN作为数字频率计的被测信号，以方便频率及测试。7段LED数码管直接采用DE2实验板上的数码管，而时钟电路则由DE2扩展板提供。数字频率计主题部分采用FPGA实现，采用“自顶向下”的设计方法。先顶层设计，后底层模块设计。3、 顶层原理图设计4、 底层模块仿真（1) cnt10模块仿真 由上图可知当时钟信号clk输入后，且清零信号clr为低电平时，输出端qq的输出成加计数器的状态，符合设计要求。 (2)LED7s模块仿真 由上图可知，当输入电路DIN不断增加是，输出端Y分别有一对应值与之对应，切对应值符合DE2上数码管的显示段，符合要求。 (3)LATCH4模块仿真 由上图可知锁存器在锁存信号le的高电平期间，锁存器输出跟随输入变化，在锁存信号的下降沿，将输入信号dd锁存，输出信号qq保持不变，符合要求。 (4)control模块仿真 由上图可知，时钟信号clk产生3个信号：第0状态时，清零信号clr置为高电平；第1-8状态时，闸门信号cs置为高电平，闸门信号的高电平持续时间等于8个状态维持时间，因此，其脉冲宽度刚好为1s；第9状态时，锁存信号le置为高电平，符合要求。5引脚锁定和下载测试引脚锁定如图显示三、自选设计题 1、设计题目 (1)水位报警器设计实验 (2)四位数值比较器实验 (3)四位二进制加计数器 (4)8位并行寄存器2、方案设计原理 (1) (2)输入：两个4位无符号二进制数A3-A0和B3-B0。 输出：YaYb,Ya=Yb,YaYb 两个4位无符号二进制数从电平开关SW0-SW7输入，比较输出直接驱动发光二极管。 (3)输入：脉冲信号clk 输出 (4)3、顶层原理图设计(1)水位报警器设计实验(2)四位数值比较器实验(3)四位二进制加计数器(4)8位并行寄存器4、底层模块仿真(1)水位报警器设计实验(2)四位数值比较器实验(3)四位二进制加计数器(4)8位并行寄存器5引脚锁定和下载测试四、实验总结这次的实验室数字电路大实验，是在DE2的板子上进行编程一集测试，分别运用了直接画原理图和运用VHDL语言编程两种方法。第一种方法适用于简单电路，能将电路直观的运用电路图直接显示；第二种方法则具有更多的灵活性，能够自行定义元件的内容，对于复杂的，在元件库中找不到的元件也能自行编辑，自行定义，自行创造。大大的拓宽了元件的可能性，也体现了电脑编程的作用。总体感觉这次的实验十分简单，虽然刚接触的时候，对流程不是很熟悉，需要一步一步翻书去找，等到了后来熟悉之后，一个实验从代码的输入到最后的下载测试完成，时间不超过30分钟，不过，这个时间并没有考虑初期对实验目标的分析及设计原理的规划。本人认为这次的实验十分有用，能将在数电课上学到的内容在真正到操作中体现出来，能够让人很好的认识到，类似于：1位10