数字电子电路课件ch04c

一、数字电路的发展与可编程器件的出现一、数字电路的发展与可编程器件的出现 概述概述 集成度：集成度： 高效、低耗、高精度、高稳定、智能化。高效、低耗、高精度、高稳定、智能化。 VLSICLSIC SSIC MSIC 4.5 组合可编程逻辑器件4.5 组合可编程逻辑器件 专用型：专用型：ASIC （Application Specific Integratel Circuit) 逻辑功能：逻辑功能： 通用型：通用型：54/74系列、系列、74HC系列、系列、74HCT系列等系列等 随系统规模扩大： 焊点多，可靠性下降 功耗增加、成本升高 占用空间扩大 随系统规模扩大： 焊点多，可靠性下降 功耗增加、成本升高 占用空间扩大 要承担设计风险、 周期长、成本高 要承担设计风险、 周期长、成本高 可编程器件 (可编程器件 (PLD : Programmable Logic Device ） 系统设计师们希望自己设计 ASIC芯片，缩短设计周 期，能在实验室设计好后，立即投入实际应用。 系统设计师们希望自己设计 ASIC芯片，缩短设计周 期，能在实验室设计好后，立即投入实际应用。 VLSIC 二、PLD的发展态势二、PLD的发展态势 ?向低电压和低功耗方向发展，向低电压和低功耗方向发展， 5V ? 3.3V ? 2.5V ? 1.8V ? 更低? 更低 ?向高集成度、高速度方向发展 集成度已达到 向高集成度、高速度方向发展 集成度已达到400万门以上万门以上 ?向数、模混合可编程方向发展向数、模混合可编程方向发展 ?向内嵌多种功能模块方向发展向内嵌多种功能模块方向发展 RAM，ROM，DSP，CPU等等 三、三、PLD的性能特点的性能特点 1、逻辑功能强：、逻辑功能强： PLD如一堆积木，它能完成任何数字器件 的功能，用户可以自己设计上至高性能 如一堆积木，它能完成任何数字器件 的功能，用户可以自己设计上至高性能CPU, 下至简单的下至简单的 MSIC电路。电路。 2、集成度高：、集成度高：可以替代多至几千块通用可以替代多至几千块通用IC芯片芯片, 极大减小电 路的面积和电路连接，从而大大降低功耗，提高抗干扰能力， 和可靠性。 极大减小电 路的面积和电路连接，从而大大降低功耗，提高抗干扰能力， 和可靠性。 3、设计方法灵活：、设计方法灵活：可通过传统的原理图输入法或是硬件描述 语言，自由的设计一个数字系统。使用 可通过传统的原理图输入法或是硬件描述 语言，自由的设计一个数字系统。使用PLD器件设计的系统， 可以不受标准系列器件在逻辑功能上的限制。 器件设计的系统， 可以不受标准系列器件在逻辑功能上的限制。 4、具有完善先进的开发工具：4、具有完善先进的开发工具： ?提供语言、图形等设计方法，十分灵活提供语言、图形等设计方法，十分灵活 ?通过仿真工具来验证设计的正确性通过仿真工具来验证设计的正确性 5、系统处理速度高：5、系统处理速度高：用PLD与或两级结构实现任何逻辑功能， 所需的逻辑级数少。这不仅简化了系统设计，而且减少了级 间延迟，提高了系统的处理速度。 用PLD与或两级结构实现任何逻辑功能， 所需的逻辑级数少。这不仅简化了系统设计，而且减少了级 间延迟，提高了系统的处理速度。 7、使用方便：7、使用方便：可以反复地擦除、编程，方便设计的修改和 升级 可以反复地擦除、编程，方便设计的修改和 升级 6、系统具有加密功能：6、系统具有加密功能：某些PLD器件，如GAL或高密度可编 程逻辑器件本身具有加密功能。设计者在设计时选中加密 项，可编程逻辑器件就被加密,有效地防止逻辑系统被抄袭。 某些PLD器件，如GAL或高密度可编 程逻辑器件本身具有加密功能。设计者在设计时选中加密 项，可编程逻辑器件就被加密,有效地防止逻辑系统被抄袭。 PROM PLAPALGAL 低密度可编程逻辑器件 （ 低密度可编程逻辑器件 （LDPLD） EPLDCPLDFPGA 高密度可编程逻辑器件 （ 高密度可编程逻辑器件 （HDPLD） 可编程逻辑器件 （ 可编程逻辑器件 （PLD） 1、按集成密度划分为、按集成密度划分为 四、可编程逻辑器件的分类四、可编程逻辑器件的分类 2、按结构特点划分、按结构特点划分 四、可编程逻辑器件的分类四、可编程逻辑器件的分类 ?基于与或阵列结构的器件阵列型基于与或阵列结构的器件阵列型 ?PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列 ?基于门阵列结构的器件单元型基于门阵列结构的器件单元型 ?FPGA 世界著名厂家及网址 ? ?FPGA的发明者，最大的PLD供应 商之一 的发明者，最大的PLD供应 商之一 ? ?最大的PLD供应商之一最大的PLD供应商之一 ? ?提供军品及宇航级产品提供军品及宇航级产品 ? ?ISP技术的发明者技术的发明者 4.5.1 PLD的结构、表示方法及分类的结构、表示方法及分类 与门 阵列 与门 阵列 或门 阵列 或门 阵列 乘积项乘积项和项和项 PLD主体主体 输入 电路 输入 电路 输入信号输入信号 互补 输入 互补 输入 输出 电路 输出 电路 输出函数输出函数 反馈输入信号反馈输入信号 可由或阵列直接输出，构成组合输出；可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出。通过寄存器输出，构成时序方式输出。 1、PLD的基本结构的基本结构 输 出 或 门 阵 列 与 门 阵 列 输 入 B A YZ (b) 与门 阵列 与门 阵列 或门 阵列 或门 阵列 乘积项乘积项 和项和项 互补 输入 互补 输入 2. PLD的表示方法的表示方法 (1) 连接的方式(1) 连接的方式 硬线连接单元硬线连接单元 被编程接通单元被编程接通单元 被编程擦除单元被编程擦除单元 (2) 基本门电路的表示方式(2) 基本门电路的表示方式 L=A+B+C+ D DA BC F1=ABC 与门与门 或门或门 A B C D F1 A B C Io enable bufif1 tri-state buffer; hi enable notif0 tri-state inverter; Io enable notif1 tri-state inverter; hi enable 1、多输入门1、多输入门 只允许有一个输出，但可以有多个输入。只允许有一个输出，但可以有多个输入。 and A1（out，in1，in2，in3）；）； 输 入 输 入 2 xxx1z xxx1x xx011 111101110 zx10 输 入 1 nand x10 输 入 1 nand nand真值表真值表 X- 不确定状态不确定状态 Z- 高阻态高阻态 and真值表真值表 x0 z x0 x x101 000000000 z zX X 1 0 输 入 1 1 0 输 入 1 and 输 入 输 入 2 x xx xx 调用名调用名 XX1XZ XX1XX 11111 XX100 ZX10 输 入输 入 1 or 输 入 输 入 2 or真值表真值表 输 入 输 入 2 XXXXZ XXXXX XX01 1 XX10X10 0 0 ZX X 1010 输 入 1输 入 1 xorxor xor真值表真值表 2、多输出门2、多输出门 允许有多个输出，但只有一个输入。允许有多个输出，但只有一个输入。 not N1（out1，out2，in）；）； xx10 zx10 输 入输 入 buf 输 出输 出 buf真值表真值表 输 出输 出 xx01 zx10 输 入输 入 not not真值表真值表 buf B1（out1，out2，in）；）； out1 in out2 outN out1 in out2 outN bufif1真值表真值表 xxxzz xxxzx 1/z1/z1z1 0/z0/z0z0 zx10 控制输入控制输入 bufif1 数 据 输 入 数 据 输 入 xxxzz xxxzx 0/z0/z0z1 1/z1/z1 0z zx10 控制输入控制输入 notif1 数 据 输 入 数 据 输 入 notif1真值表真值表 3、三态门3、三态门 有一个输出、一个数据输入和一个控制输入。 如果输入控制信号无效，则三态门的输出为高阻态 有一个输出、一个数据输入和一个控制输入。 如果输入控制信号无效，则三态门的输出为高阻态z。 4、设计举例、设计举例 /Gate-level description of a 2-to-4-line decoder module _2to4decoder (A1,A0,E,Y); input A,B,E; output 3:0Y; wire A1not,A0not,Enot; not n1 (A1not,A1), n2 (A0not,A0), n3 (Enot,E); nand n4 (Y0,A1not,A0not,Enot), n5 (Y1,A1not,A0,Enot), n6 (Y2,A1,A0not,Enot), n7 (Y3,A1,A0,Enot); endmodule 1 A1 1 1 A0 input A,B,SEL output L; tri L; bufif1 (L,B,SEL); bufif0 (L,A,SEL); endmodule 5、分层次的电路设计方法简介、分层次的电路设计方法简介 4 4 位全加器位全加器 1 1 位全加位全加1 1 位全加位全加1 1 位全加位全加1 1 位全加位全加 半 加半 加或门或门半 加半 加或门或门 . . . . . . . . . . . . 4位全加器的层次结构框图位全加器的层次结构框图 在电路设计中，将两个或多个模块组合起来 描述电路逻辑功能的设计方法。 在电路设计中，将两个或多个模块组合起来 描述电路逻辑功能的设计方法。 设计方法：自顶向下和自底向上两种常用的设计方法设计方法：自顶向下和自底向上两种常用的设计方法 A B =1 input A,B; output S,C; /Instantiate primitive gates xor (S,A,B); and (C,A,B); endmodule /Gate-level hierarchical description of 4-bit adder / Description of half adder /Description of 1-bit full adder module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; /内部节点信号内部节点信号 /Instantiate the halfadder halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule S A B Ci Co BA i CBA AB i )(CBA 1 CO CO D1 S1 D2 A3B3 A1B1A2B2A0B0 S0S1S2S3 C-1 0 C3C0C1C2 CI CICI CICOCOCOCO ABABA BAB /Description of 4-bit full adder module _4bit_adder (S,C3,A,B,C_1); input 3:0 A,B; input C_1; output 3:0 S; output C3; wire C0,C1,C2; /内部进位信号内部进位信号 /Instantiate the fulladder fulladder FA0 (S0,C0,A0,B0,C_1), FA1 (S1,C1,A1,B1,C0), FA2 (S2,C2,A2,B2,C1), FA3 (S3,C3,A3,B3,C2); endmodule 4.6.2 组合逻辑电路的数据流建模组合逻辑电路的数据流建模 数据流建模能在较高的抽象级别描述电路的 逻辑功能。通过逻辑综合软件，能够自动地 将数据流描述转换成为门级电路。 数据流建模能在较高的抽象级别描述电路的 逻辑功能。通过逻辑综合软件，能够自动地 将数据流描述转换成为门级电路。 Verilog HDL的运算符的运算符 根据条件表达 式是否成立， 选择表达式 根据条件表达 式是否成立， 选择表达式 ?: 条件 运算符 （三 目运算符 ） 条件 运算符 （三 目运算符 ） 将多个操作数 拼接成为一个 操作数 将多个操作数 拼接成为一个 操作数 , 位拼接运算 符 位拼接运算 符 右移 左移 右移 左移 = = = != = != /声明声明4个连线型变量个连线型变量 assign L=(A /连续赋值连续赋值 /Dataflow description of a 2-to-4-line decoder， module decoder_df (A1,A0,E,Y); input A1,A0,E; output 3:0 Y; assign Y0 = (A1 assign Y1 = (A1 assign Y2 = (A1 assign Y3 = (A1 endmodule 1 A1 1 1 A0 input A,B,SEL; output L; assign L = SEL ? A : B; endmodule 用条件运算符描述了一个用条件运算符描述了一个2选选1的数据选择器。的数据选择器。 在连续赋值语句中，如果在连续赋值语句中，如果SEL1，则输出，则输出LA；否则；否则LB。 4.6.3 组合逻辑电路的行为级建模4.6.3 组合逻辑电路的行为级建模 行为级建模就是描述数字逻辑电路的功能 和算法。 一般使用 行为级建模就是描述数字逻辑电路的功能 和算法。 一般使用always结构，后面跟着一系列过程赋 值语句，给 结构，后面跟着一系列过程赋 值语句，给reg类型的变量赋值。类型的变量赋值。 if (condition_expr1) true_statement1; else if (condition_expr2) true_statement2; else if (condition_expr3) true_statement3; else default_statement; 1、条件语句（、条件语句（ if语句） 条件语句就是根据判断条件是否成立，确定下一步的运算 语句） 条件语句就是根据判断条件是否成立，确定下一步的运算。 if (condition_expr) true_statement; if (condition_expr) true_statement; else fale_ statement; Verilog语言中有语言中有3种形式的种形式的if语句：语句： if后面的条件表达式一般为逻辑表达式或关系表达式。执行后面的条件表达式一般为逻辑表达式或关系表达式。执行 if语句时，首先计算表达式的值，若结果为语句时，首先计算表达式的值，若结果为0、x或或z，按，按“假假” 处理；若结果为处理；若结果为1，按，按“真真”