数字电路与逻辑设计习题-6第六章时序逻辑电路

1、第六章时序逻辑电路一、 选择题1同步计数器和异步计数器比较，同步计数器的显著优点是 。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制。2把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。 A.4 B.5 C.9 D.203下列逻辑电路中为时序逻辑电路的是 。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器4. N个触发器可以构成最大计数长度（进制数）为 的计数器。 A.N B.2N C.N2 D.2N5. N个触发器可以构成能寄存 位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N6五个D触发器构成环形计数器，其计数长度为 。A.5

2、 B.10 C.25 D.327同步时序电路和异步时序电路比较，其差异在于后者 。A.没有触发器 B.没有统一的时钟脉冲控制C.没有稳定状态 D.输出只与内部状态有关8一位8421BCD码计数器至少需要 个触发器。A.3 B.4 C.5 D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用 级触发器。A.2 B.3 C.4 D.8108位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。A.1 B.2 C.4 D.811用二进制异步计数器从0做加法，计到十进制数178，则最少需要 个触发器。A.2 B.6 C.7 D.8

3、E.1012某电视机水平-垂直扫描发生器需要一个分频器将31500HZ的脉冲转换为60HZ的脉冲，欲构成此分频器至少需要 个触发器。A.10 B.60 C.525 D.3150013某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要 时间。A.10S B.80S C.100S D.800ms14.若用JK触发器来实现特性方程为，则JK端的方程为 。A.J=AB，K= B.J=AB，K= C.J=，K=AB D.J=，K=AB15要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。A.3 B.4 C.5 D.1016若要设计一个

4、脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。A.2 B.3 C.4 D.10二、 判断题（正确打，错误的打）1同步时序电路由组合电路和存储器两部分组成。（ ）2组合电路不含有记忆功能的器件。（ ）3时序电路不含有记忆功能的器件。（ ）4同步时序电路具有统一的时钟CP控制。（ ）5异步时序电路的各级触发器类型不同。（ ）6环形计数器在每个时钟脉冲CP作用时，仅有一位触发器发生状态更新。（ ）7环形计数器如果不作自启动修改，则总有孤立状态存在。（ ）8计数器的模是指构成计数器的触发器的个数。（ ）9计数器的模是指对输入的计数脉冲的个数。（ ）10D触发器的特征方程Qn+1=D

5、，而与Qn无关，所以，D触发器不是时序电路。（ ）11在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N级触发器来实现其电路，则不需检查电路的自启动性。（ ）12把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。（ ）13同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。（ ）14利用反馈归零法获得N进制计数器时，若为异步置零方式，则状态SN只是短暂的过渡状态，不能稳定而是立刻变为0状态。（ ）三、 填空题1寄存器按照功能不同可分为两类： 寄存器和 寄存器。2数字电路按照是否有记忆功能通常可分为两类： 、 。3由四位移位寄存器构成

6、的顺序脉冲发生器可产生 个顺序脉冲。4时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序电路和 时序电路。四、试分析图题四所示的时序电路（步骤要齐全）。图题四五、试分析图题五所示的时序电路（步骤要齐全）图题五六、 试用74LS90构成28进制计数器（要求用8421BCD码）。 七、试分析图题七所示（a）、（b）两个电路，画出状态转换图，并说明是几进制计数器。图题七八、 试分别采用“反馈归零法”和“预置法”，用74LS163构成8进制计数器，要求：输出8421BCD码。第六章答案一、 选择题1 A2 D3 C4 D5 B6 A7 B8 B9 B10 D11 D12 A13 B14 AB15 A16 C二、 判断题1. 2. 3. 4. 5.6. 7. 8. 9. 10.11. 12. 13. 14.三、 填空题1 移位 数码2 组合逻辑电路 时序逻辑电路3 44 同步 异步四、驱动方程：J0=，K0=1； 状态方程：Q0n+1= J1=Q0n，K1=1； Q1n+1= Q0n 状态转换表：Q1nQ0nQ1n+1Q0n+10001011010001100 状态转换图：11 00