基于DDS芯片的时钟发生器

1、基于DDS芯片的时钟发生器 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线通信设备的性能。频率合成技术历经了早期的直接合成技术（DS）和锁相合成技术（PLL）,发展到如今的直接数字合成技术（DDS）。直接数字合成技术具有分辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作用，但是由于材料和工艺问题，其输出频率始终无法和PLL相比，并且由于全数字结构，输出信号中具有丰富的杂散分量，限制了它的应用。DDSPLL 的基本原理是用一个低频、高分辨率的DDS频率来激励或插入PLL，从而将两者的优点结合起来。 在对DDS进行应用时，首先对DDS基本实现原理做简单的介绍

2、，其原理框图如下图1所示： 输出D/A 数据 低通 存储器 K频率控制字 累加时钟相位 累加器f c 转换器滤波器 1 图 开始工作后，每来一DDSDDS工作之前，先将波形的数据写入存储器中。在做一次累加，并且把累加结果作为相位值，次时钟，相位累加器将频率控制字K相位查找表中的数据是该波形在对存放在数据存储器中的相位查找表进行查询。经过后级通过对它的查询，可以得到离散的波形信号。各个相位点时的幅度值。 D/A转换，输出数字波形。的f则输，和存储器数据不变的情况下，如果改变相位累加器的累加步进K在cf 为：出频率相应的发生改变，此时o Kffcc?f 0n/Kn 这个溢出的速率便是输将产生一次计

3、数溢出。每当相位累加器计数计满时，相应的输出波形的频率便越快。越大，K溢出便越快，出信号的频率。频率控制字ff?及频率控制K若频率控制字对应的相位增量为，则输出频率与时钟频率c0?的关系如下：字决定的相位增量 ?1K?f?f c0N?22?t2 因此直接数字频率合成具有一般情况下为了提高波形相位精度N取值较大，为超高速频率合成器的实现提供高分辨率，超高速的频率改变，低噪声的优点， 可能。输出与PLL 混频，这既不会恶化DDS 在系统方案设计选取上，直接将DDS 输出设计的难度。由于PLL 的作用只是将DDS 的杂散和相噪，也不会增加PLL 的PLL f一般远远小于上变频，提高了最终输出的频率，

4、但是DDS的输出频率DDS，如果要求频率合成器的输出范围大ff输出频率f，混频后输出频率为DDSPLLPLL 。与差频f ffBPF2于2 f，则很难用分离混频之后的和频fDDSPLLDDSDDSPLL 系统设计及框图比较器AD9852SOM控制D/A波形D/ASi4133LCD电平转换SY100H600.2-100带通电平转换滤波按键低通滤波AT89551SY100H60100-500比较器整形MAX968712M电平转化SY100H60SY0045 图2 系统电路设计主要包括两个部分：一部分是在低频段(0.2-100M)，DDS电路的设计；另一部分是在高频段(100-500M)，DDS+P

5、LL的电路设计，这部分还包括了时钟信号的选择输出。 DDS电路设计中，我们选用了美国AD公司采用CMOS技术生产的集成DDS芯片AD9852,它的参考频率最高可达到300 MHz，它具有集成度高、频谱纯高，功能强大，参考频率高等特点。 AD9852主要由时钟乘法器、相位累加器、正弦查询表、逆SINC滤波器、 D/A转换器及高速比较器等组成。外接精密时钟源时,AD9852可以输出一个频谱该信号可直接作,频率和相位都可以编程控制且稳定性良好的模拟正弦波,纯净为基准信号源；AD9852输出的正弦波也可通过其内部比较器方便地转换成方波输出作为时钟信号。其内部结构框图如下图所示： 3 图 低频段电路设计

6、，在设计中采取分频段的方法，500MHz0.2Hz系统输出频率范围要求为另考虑在实际应用中输出信号，300MHz,根据采样定理AD9852的最高参考频率为。在最高输出频率可达到120MHz最高频率不大于参考时钟频率的40%，AD9852 100MHz.设计中，把低频段设为0.2Hz的工AD9852通过内部倍频器6倍频，使 AD9852外部选用50MHz的晶振, 。作时钟达到300MHz的输出端，需要设计一个滤波系统，对于系统的宽带输出要求，低在DDS 低通滤波器的性能对保证采样时钟具有较低的抖动非常通滤波器是唯一的选择，关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表 征

7、。阶椭圆滤波器来对连续正弦波进行滤采用了截止特性很陡的7， 设计时。120MHz50，截止频率波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为所示，在设计中为避免引入有源器件自身电噪声，滤波器全部3滤波器电路如图采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求确定滤波器类 型，然后查表求归一化元件值。C9C11C13 R6L6L5L4R7C14C12C8C10 图4 LC低通滤波器原理图 DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要 DDS输出的杂散。的系统时钟，同时也降低了 比较器的基准电压由AD9852内部的控制DAC来提供，控制DAC是一个12位的数模转换器，

8、通过写入控制DAC寄存器的数据来产生直流电平，作为比较器的基准电平，通过改变直流电平的大小，可以来调节输出时钟的占空比。AD9852内部的D/A转换器为电流输出型，通过调整AD9852外接的电流设置电阻RSET，来调整DAC电流的幅值。阻值RSET为39.9/IOUT,一般设置为8K（5mA）至2K（20mA）。 在比较器的选用上，使用AD9852内部比较器，通过内部比较电路整形后的时钟信号，通过电平转换转换成ECL电平,输出到多路选择器SY100E457。 高频段电路设计 鉴于DDS输出频率无法达到系统的要求，必须要结合锁相频率合成技术，锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统。

9、它在通讯。测量等电子技术领域有着广泛的应用。锁相环路易于集成化，且性能优越，锁相集成电路种类很多。在设计中所选用的PLL芯片si4133集成度很高，集中了鉴相器，分频器，VCO，大大简化了硬件电路的设计。其内部框图如下图所示： 数字锁相式频率合成器芯片的基本模块框图 5图 利用si4133的第三路来进行中频频率合成。若AD9852输出直接输入锁相环si4133,则可由锁相环的倍频功能，得到输出信号的放大。但受限于si4133的压控振荡器VOC 的工作频率在526MHz952MHz之间，2分频输出后，最高值只有476MHz,远没达到500MHz的要求。使用混频的方式也可以不让系统分辨率因锁相环的

10、倍频而放大。故用50M晶振作为si4133的输入工作频率，通过单片机来控制si4113的IF R-Divider和IF N-Divider等控制字来控制si4133按需要输出100MHz,200MHz,300MHz,400MHz.然后使其AD9852的输出信号混频,以达到输出100500MHz的目的。 混频后的信号，经带通滤波，电平转换SY100H60芯片，进入比较器内。比较器选用是低功耗、超高速的集成比较芯片MAX9687，MAX9687输出为差分的ECL电平，其传输延迟小于1.4nS。 多路选择器选用的是SY100E457。SY100E457包含了3个差分的2：1的ECL选择器，有3个独立的选择端和一个公共的选择端。在设计中只使用了一路2：1的选择器，因为在设计中采用了分频段的方法，所以使用选择器来切换低频段和高频段的时钟信号.因为SY100E457为ECL器件，所以选择器的控制端为ECL电平，因此经过单片机产生的控制信号需要转换为ECL电平，转换芯片为前面介绍过的SY100H600。 综上所述，系统时钟0.2Hz500MHz的频率输出分为了0.2MHz100MHz,100MHz500MHz二段，通过选择器SY100E457进行切换。其中0.2Hz100MHz的频率由DDS产生，通过内部比较器整形输出；100MHz500MHz的频