计算机组成原理复习题(含问题详解)

文档文档/文档计算机组成原理复习题〔含答案〕10道选择题，共20分名词解释〔5*3=15分〕总线总线是连接多个部件的信息传输线，是各部件共享的传输介质。系统总线系统总线指CPU，主存，I/O各大部件之间的信息传输线，按系统总线传输信息的不同，分为数据总线，地址总线，控制总线。总线判优主要解决在多个主设备在申请占用总线时，由总线控制器仲裁出优先级别最高的设备，允许其占用总线。机器字长机器字长是指CPU一次能处理数据的位数，通常与CPU存放器位数有关。周期挪用向量地址向量地址是硬件电路〔向量编码器〕产生的中断源的存中断向量表表项地址编号。多重中断多重中断是CPU在处理中断的过程中，又出现了新的中断请求，此时假设CPU暂停现行的中断处理，转去处理新的中断请求，即多重中断。硬件向量法硬件向量法就是利用硬件产生向量地址，再由向量地址找到中断服务程序的入口地址。中断隐指令与功能中断隐指令是指在机器指令系统中没有的指令，它是CPU在中断周期由硬件自动完成的一条指令。功能：保护程序断点寻找中断服务程序的入口地址关中断系统的并行性所谓并行性包含同时性和并发性。同时性是指两个或两个以上的事件在同一时刻发生，并发性是指两个或多个事件在同一时间段发生。即在同一时刻或同一时间段完成两个或两个以上性质一样或性质不同的功能，只要在时间上存在相互重叠，就存在并行性。间接寻址倘假设指令字中的形式地址不直接指出操作数的地址，而是指出操作数有效地址所在的存储单元地址，也就是说，有效地址是由形式地址间接提供的，即为间接寻址，即EA=〔A〕。基址寻址基址寻址需设有基址存放器BR，其操作数的有效地址EA等于指令字中的形式地址与基址存放器中的容〔称为基地址〕相加，即EA=A+〔BR〕。流水线中的多发技术设法在一个时钟周期〔机器主频的倒数〕，产生更多条指令的结果。指令字长指令字长即指机器指令中含二进制代码的总位数。存储器带宽每秒从存储器进出信息的最大数量。快速缓冲存储器快速缓冲存储器是为了提高访存速度，在CPU和主存之间增设的高速存储器，它对用户是透明的。只要将CPU最近期需用的信息从主存调入缓存，这样CPU每次只须访问快速缓存就可达到访问主存的目的，从而提高了访存速度。17.刷新动态RAM靠电容存储电荷原理存储信息，电容上的电荷要放电，信息即丢失。为了维持所存信息，需要在一定时间将所存信息读出在重新写入，这一过程称作刷新，刷新是一行一行进展的，由CPU自动完成。単重分组跳跃进位单重分组跳跃进位就是将n位全加器分成假设干小组，小组的进位同时产生，小组与小组之间采用串行进位，这种进位又有组并行、组间串行之称。双重分组跳跃进位双重分组跳跃进位就是将n位全加器分成假设干大组，每个大组中又包含假设干小组，而每个大组所包含的各个小组的最高进位是同时产生的，大组与大组间采用串行进位。进位链传递进位的逻辑电路。超流水线超流水线技术是将一些流水线存放器插入到流水线段中，好比将流水线再分道，提高了原来流水线的速度，在一个时钟周期一个功能部件被使用屡次。指令流水指令流水是指将一条指令的执行过程分为n个操作时间大致相等的阶段，每个阶段由一个独立的功能部件来完成，这样n个部件就可以同时执行n条指令的不同阶段，从而大大提高CPU的吞吐率。水平型微指令微程序控制采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含假设干条微指令，每一条指令包含一个或多个微操作命令。字段直接编码微操作命令和微操作微操作命令是控制完成微操作的命令；微操作是由微操作命令控制实现的最基本操作。解答〔5*4=20分，第六章三道题，其他两道题〕总线通信控制有几种方式，简要说明各自的特点。〔P59〕完整的总线传输周期包括哪几个阶段？简要表示每个阶段的工作。3.同步通信与异步通信的主要区别是什么?说明通信双方如何联络。同步通信和异步通信的主要区别是前者有公共时钟，总线上的所有设备按统一的时序，统一的传输周期进展信息传输，通信双方按约定好的时序联络。后者没有公共时钟，没有固定的传输周期，采用应答方式通信，具体的联络方式有不互锁、半互锁和全互锁三种。不互锁方式通信双方没有相互制约关系；半互锁方式通信双方有简单的制约关系；全互锁方式通信双方有完全的制约关系。其中全互锁通信可靠性最高。4.5.DMA接口主要由哪些部件组成？在数据交换过程中它应完成哪些功能？画出DMA工作过程的流程图〔不包括预处理和后处理〕答：DMA接口主要由数据缓冲存放器、主存地址计数器、字计数器、设备地址存放器、中断机构和DMA控制逻辑等组成。在数据交换过程中，DMA接口的功能有：〔1〕向CPU提出总线请求信号；〔2〕当CPU发出总线响应信号后，接收对总线的控制〔3〕向存储器发地址信号〔并能自动修改地址指针〕；〔4〕向存储器发读/写等控制信号，进展数据传送；〔5〕修改字计数器，并根据传送字数，判断DMA传送是否完毕；〔6〕发DMA完毕信号，向CPU申请程序中断，报告一组数据传送完毕。7.8.为什么外围设备要通过接口与CPU相连？接口有那些功能？一台机器通常配有多台外设，它们各自有其设备号〔地址〕，通过接口可实现对设备的选择。〔2〕I/O设备种类繁多，速度不一，与CPU速度相差可能很大，通过接口可实现数据缓冲，达到速度匹配。〔3〕I/O设备可能串行传送数据，而CPU一般并行传送，通过接口可实现数据串并格式转换。〔4〕I/O设备的入/出电平可能与CPU的入/出电平不同，通过接口可实现电平转换。〔5〕CPU启动I/O设备工作，要向外设发各种控制信号，通过接口可传送控制命令。〔6〕I/O设备需将其工作状况〔“忙〞、“就绪〞、“错误〞、“中断请求〞等〕与时报告CPU，通过接口可监视设备的工作状态，并保存状态信息，供CPU查询。接口应具有选址的功能、传送命令的功能、反映设备状态的功能以与传送数据的功能。9.10.11..12.能不能说机器的主频越快，机器的速度就越快，为什么？不能说机器的主频越快，机器的速度就越快。因为机器的速度不仅与主频有关，还与数据通路结构、时序分配方案、ALU运算能力、指令功能强弱等多种因素有关，要看综合效果。13.14.指出零的表示是唯一形式的机器数，并写出其二进制代码〔机器数字长自定〕15.16.设机器数字长为8位〔含一位符号位〕，假设A=+15，B=+24，求[A-B]补并复原成真值17.19.设浮点数字长为32位，欲表示±6万间的十进制数，在保证数的最大精度条件下，除阶符、数符各取1位外，阶码和尾数各取几位？按这样分配，该浮点数溢出的条件是什么？解：假设要保证数的最大精度，应取阶码的基值=2。

假设要表示±6万间的十进制数，由于32768〔215〕<6万<65536〔216〕，如此：阶码除阶符外还应取5位〔向上取2的幂〕。

故：尾数位数=32-1-1-5=25位

25〔32〕

该浮点数格式如下：阶符〔1位〕阶码〔5位〕数符〔1位〕尾数〔25位〕

按此格式，该浮点数上溢的条件为：阶码2520.设机器数字长为8位〔含1位符号位〕，设A=9/64，B=-13/32，计算[AB]补，并复原成真值。答：[A+B]补＝1.1011110，A+B＝〔-17/64〕[A-B]补＝1.1000110，A-B＝〔35/64〕21.〞在计算机中，原码和反码不能表示-1“这种说法是否正确，为什么？22.影响流水线性能的因素主要反映在哪些方面？影响流水线性能的因素主要反映在两方面：访存冲突和相关问题。①访存冲突：取指令、取操作数和存结果都要访问存储器，假设在某一时间，前后流水的假设干条指令同时访存，如此产生访存冲突。②相关问题：指程序的相近指令之间出现某种关联，使指令流水线出现停顿。例如：当下一条指令需用前一条指令的结果时，必须待前面的指令流出流水线后才能执行，包括控制相关和数据相关。23.什么是指令周期、机器周期和时钟周期？三者有何关系?CPU每取出并执行一条指令所需的全部时间叫指令周期；机器周期是在同步控制的机器中，执行指令周期中一步相对完整的操作〔指令步〕所需时间，通常安排机器周期长度=主存周期；时钟周期是指计算机主时钟的周期时间，它是计算机运行时最根本的时序单位，对应完成一个微操作所需时间，通常时钟周期=计算机主频的倒数。24.试比拟同步控制，异步控制和联合控制的区别。同步控制是指任何一条指令或指令中任何一个微操作的执行都是事先确定的，并且都受同一基准时标的时序信号所控制的方式。异步控制无基准时标信号，微操作的时序是由专门的应答线路控制，即控制单元发出执行某一微操作的控制信号后，等待执行部件完成了该操作后发回“回答〞或“完毕〞信号，再开始新的微操作。联合控制是同步控制和异步控制相结合的方式，即大多数操作〔如CPU部各操作〕在同步时序信号的控制下进展，少数时间难以确定的微操作〔如涉与I/O操作〕采用异步控制。说明微程序控制器中微指令的地址有几种形成方式。26.说明计算机的层次结构计算机系统可分为：微程序机器级，一般机器级〔或称机器语言级〕，操作系统级，汇编语言级，高级语言级。27.诺依曼，运算器为中心，其他以存储器为中心。三．大题〔第7,8,9+10章节三道题，每个10分，第4章一道题15分，共40分〕第七章1.1．某机主存容量为4M×16位，且存储字长等于指令字长，假设该机的指令系统具备97种操作。操作码位数固定，且具有直接、间接、立即、相对、基址五种寻址方式。〔5分〕〔1〕画出一地址指令格式并指出各字段的作用；〔2〕该指令直接寻址的最大围〔十进制表示〕；〔3〕一次间址的寻址围〔十进制表示〕；〔4〕相对寻址的位移量〔十进制表示〕。2．一条双字长的取数指令〔LDA〕存于存储器的100和101单元，其中第一个字为操作码和寻址特征M，第二个字为形式地址。假设PC当前值为100，变址存放器XR的容为100，基址存放器的容为200，存储器各单元的容如如如下图所示。写出在如下寻址方式中，取数指令执行完毕后，累加器AC的容。8003008003006005007002003．某机器采用一地址格式的指令系统，允许直接和间接寻址。机器配备有如下硬件：ACC、MAR、MDR、PC、X、MQ、IR以与变址存放器RX和基址存放器RB，均为16位。〔5分〕〔1〕假设采用单字长指令，共能完成105种操作，如此指令可直接寻址的围是多少？一次间址的寻址围是多少？画出其指令格式并说明各字段的含义。〔2〕假设采用双字长指令，操作码位数与寻址方式不变，如此指令可直接寻址的围又是多少？画出其指令格式并说明各字段的含义。假设存储字长不变，可采用什么方法访问容量为8MB的主存？需增设那些硬件？第八章1.某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4，现要求优先顺序改为L4,L2,L3,L0,L1，写出各中断源的屏蔽字。110000100011000010001111011010111112.设某机有四个中断源A、B、C、D，其硬件排队优先次序为A>B>C>D，现要求将中断处理次序改为D>A>C>B。〔1〕写出每个中断源对应的屏蔽字。〔2〕按如如下图时间轴给出的四个中断源的请求时刻，画出CPU执行程序的轨迹。设每个中断源的中断服务程序时间均为20s。答：〔1〕在中断处理次序改为D>A>C>B后，每个中断源新的屏蔽字如表所示。〔5分〕根据新的处理次序，CPU执行程序的轨迹如如下图〔5分〕第九章CPU结构如如如下图所示，其中有一个累加存放器AC、一个状态条件存放器和其他4个存放器，各部件之间的连线表示数据通路，箭头表示信息传送方向。〔1〕 标明4个存放器的名称。〔2〕 简述指令从主存取出送到控制器的数据通路。〔3〕 简述数据在运算器和主存之间进展存取访问的数据通路a为MDR,b为IR,c为MAR,d为PC(2)取指令的数据通路：PC→MAR→MM→MDR→IR(3)数据从主存取出的数据通路〔设数据地址为X〕X→MAR→MM→MDR→ALU→AC数据存入主存的数据通路〔设数据地址为Y〕Y→MAR,AC→MDR→MM设CPU部结构如如下图，此外还设有B、C、D、E、H、L六个存放器，它们各自的输入和输出端都与部总线相通，并分别受控制信号控制〔如Bi为存放器B的输入控制；Bo为存放器B的输出控制〕。要求从取指令开始，写出完成如下指令所需的全部微操作和控制信号。

〔1〕ADDB，C；((B)+(C)®B)

〔2〕SUBA，H；((AC)-(H)®AC)存放器间接寻址的无条件转移指令“JMPB〞。

〔4〕间接寻址的存数指令“STAX〞。存存第十章1、〔1〕画出主机框图〔要求画到存放器级〕；〔2〕假设存储器容量为64K×32位，指出图中各存放器的位