EDA工具入门讲座-黄乐天

EDA工具入门讲座

——ModelSimandQuartusII黄乐天电子科技大学-飞思卡尔无线通信与嵌入式系统联合实验室2007年9月19日WhatistheModelSimfor?典型的验证环境ModelSim的主界面第一步建立projectsProjectName〔*.mpf〕ProjectLocation〔可自己指定〕LibraryName(默认)第二步添加文件需要添加：design和testbench

第三步编译文件第四步仿真配置第四步仿真配置〔续〕第四步仿真配置〔续〕第五步仿真/验证第五步仿真/验证〔续〕第五步仿真/验证〔续〕主要命令：Run(step)Runall(non-stopping)Break(stopthenon-stopping)ResetEndSimulationorquit第五步仿真/验证〔续〕第五步仿真/验证〔续〕思考题根据仿真波形，各位同学能否较全面的描述这个设计所实现的功能？第六步观测数据流〔Dataflow〕第六步观测数据流〔Dataflow〕思考题答案这个设计实现的是复位信号低电平有效、同步复位的模6计数器。QuartusII使用简介QuartusII是Altera公司为自己的FPGA开发的一套集成开发环境，支持原理图输入、文本输入、内存编辑以及由第三方EDA工具产生的EDIF网表输入、VQM格式输入等。本次讲座主要讲解以文本输入为例，简单的介绍QuartusII的开发流程。第一步新建工程第一步新建工程〔续〕第一步新建工程〔续〕第一步新建工程〔续〕第一步新建工程〔续〕第一步新建工程〔续〕修改设置的方法修改设置的方法〔续〕第二步设计编译、综合第三步查看综合后的电路第三步查看综合后的电路〔续〕第三步查看综合后的电路〔续〕第四步分配引脚第四步分配引脚〔续〕第四步分配引脚〔续〕第四步分配引脚〔续〕第五步启动编译器第五步启动编译器〔续〕分析工具举例〔TimingAnalyzer〕第六步查看适配结果第六步查看适配结果〔续〕Modelsim对特定库进行仿真Modelsim不但可以对设计完成功能验证，还可以对综合后的文件进行时序仿真。Modelsim对特定的库进行仿真需要加载库文件、综合后的网表文件、时延信息描述本次讲座主要介绍Modelsim如何对QuartusII中的特定库进行仿真设计文件的Verilog代码moduletest5(Qout,clk);inputclk;output[3:0]Qout;reg[3:0]Qout;always@(posedgeclk)case(Qout)4'h0:Qout<=4'h1;4'h1:Qout<=4'h2;4'h2:Qout<=4'h3;4'h3:Qout<=4'h4;4'h4:Qout<=4'h5;4'h5:Qout<=4'h6;4'h6:Qout<=4'h7;4'h7:Qout<=4'h8;4'h8:Qout<=4'h9;4'h9:Qout<=4'h0;default:Qout<=4'h0;endcaseendmoduletestbench`timescale1ns/1psmoduletptest5();regclk;wire[3:0]Qout;

test5test(Qout,clk);initialbegin#4000$finish;endalways#5clk=~clk;initialbeginclk=0;endendmodule功能验证使用QuartusII前的设置使用QuartusII对设计文件进行综合使用QuartusII综合后的输出文件.vo文件为设计的描述文件〔网表形式〕.sdo文件为时延信息描述文件〔SDF〕在Modelsim中进行添加库文件和综合后网表文件由于综合时选用的器件属于MAXII系列，需要将器件添加器件模型信息。该文件的所在目录为Quartus安装目录中eda/sim_lib中。注意需要添加后缀为.v的文件。将综合后的.vo文件也添加进工程中添加SDF文件指定器件的单元之间时延信息〔.sdo文件〕Testbench中的顶层被测实体名〔即本例中的test〕时序仿真结果在图中可以看出，由于设计的问题，导致计数器每一位翻转先后并不一致。正因为如此，导致在2个正确的状态之间存在了一系列不期望出现的状态。思考题如何修改设计，能够消除这些不期望出现的状态？请同学们课后自己思考，相互讨论。一些