EDA课程设计报告书-跑马灯的设计.doc

2008级学生eda课程设计 eda课程设计报告书课题名称跑马灯的设计姓 名杨婷婷学 号0812202-33院 系物理与电信工程系专 业电子信息工程指导教师曾专武 讲师2011年 6月10日一、设计任务及要求： 本课程设计主要是利用vhdl语言设计跑马灯，要求实现以下功能要求： 1实现8个红色led的亮、灭、交错显示等，其显示如下 （1）复位时，8个灯全灭； （2）从左到右第一个开始亮，依次亮到最后一个； （3）从右到左第一个开始亮，依次亮到最后一个； （4）从中间亮到两边； （5）从两边亮到中间； 2随着跑马灯显示图案的变化，发出不同的音响声。指导教师签名： 年 月 日 二、指导教师评语：指导教师签名： 年 月 日 三、成绩验收盖章 年 月 日 跑马灯的设计1设计目的 系统设计采用自顶向下的设计方法，使用简单的eda程序实现跑马灯显示效果设计。并且熟悉可编程逻辑器件的使用，通过制作来了解跑马灯控制系统。2 设计的主要内容和要求2.1实现8个红色led的亮、灭、交错显示等，其显示如下 （1）复位时，8个灯全灭；（2）从左到右第一个开始亮，依次亮到最后一个；（3）从右到左第一个开始亮，依次亮到最后一个；（4）从中间亮到两边；（5）从两边亮到中间； 2.2随着彩灯显示图案的变化，发出不同的音响声。3 整体设计方案 这次的跑马灯设计采用的是分模块来完成的，包括分频器、计数器、选择器、彩灯控制器。其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个32进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。 图3.1跑马灯的输出原理方框图 图3.2 扬声器输出原理方框图4硬件电路的设计与软件设计4.1集成分频器模块1）设计要求显示不同的跑马灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。模块说明：rst:输入信号 复位信号 用来复位集成分频器的输出使输出为“0”，及没有音乐输出。clk:输入信号 模块的功能即为分频输入的频率信号。clk_4、clk_6、clk_8、clk_10：输出信号 即为分频模块对输入信号clk的分频，分别为1/4分频输出、1/6分频输出、1/8分频输出、1/10分频输出。 图4.1 集成分频器2）分频器vhdl程序编写及仿真结果library ieee;use ieee.std_logic_1164.all; - ieee库使用声明entity fenpinqi is - 实体端口声明port(clk,rst: in std_logic; - 类型的输入端口clk_10,clk_4,clk_6,clk_8: out std_logic); - 输出口end fenpinqi;architecture cd of fenpinqi is -结构体功能描述语句beginp1:process(clk,rst) -进程语句 variable a:integer range 0 to 20; begin if rst=1 then clk_4=3 then a:=0; -当a大于等于3时，则a等于0 clk_4=1; else a:=a+1; -否则a等于a加1 clk_4=0; end if; end if; end if;end process p1;p2:process(clk,rst) variable b:integer range 0 to 20; begin if rst=1 then clk_6=5 then b:=0; clk_6=1; else b:=b+1; clk_6=0; end if; end if; end if;end process p2;p3:process(clk,rst) variable c:integer range 0 to 20;begin if rst=1 then clk_8=7 then c:=0; clk_8=1; else c:=c+1; clk_8=0; end if; end if; end if;end process p3; -关闭进程p4:process(clk,rst) -开启另外一个进程variable d:integer range 0 to 20; -定义d为变量 begin if rst=1 then clk_10=9 then d:=0; clk_10=1; else d:=d+1; clk_10=0; end if; end if; end if; end process p4; end cd;图4.2 集成分频器仿真波形4.2 32进制计数器模块1）32进制模块用来控制彩灯输出模块，即确定跑马灯控制器的不同的输出。rst:输入信号 复位信号 用来复位32进制使其输出为“00000”。clk:输入信号 用来给模块提供工作频率。count_out4.0:输出信号 即为32进制计数器的输出。 图4.3 32进制计数器2)32进制计数器vhdl程序编写及其仿真结果library ieee;use ieee.std_logic_1164.all; - ieee库使用声明entity counter_32 is -实体端口声明port(clk,rst: in std_logic; -声明clk,clr是标准逻辑位类型的输入端口count_out: out integer range 0 to 31);end counter_32;architecture a of counter_32 isbeginprocess (rst,clk) variable temp:integer range 0 to 32; -定义temp为变量beginif rst=1 then -条件选择语句 temp:=0;elsif (clkevent and clk=1) then temp:=temp+1; if(temp=32) then temp:=0; end if; end if; count_out=temp;end process;end a; 图4.4 32进制计数器仿真波形 4.3彩灯控制模块1)彩灯控制模块用来直接控制跑马灯的输出，使彩灯表现出不同的花样。rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。input4.0:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。output7.0:输出信号 直接与彩灯相连来控制彩 图4.5 彩灯控制模块 2) 彩灯控制模块vhdl程序编写及仿真library ieee;use ieee.std_logic_1164.all; - ieee库使用声明entity caideng is - 实体端口声明 port(input: ininteger range 0 to 31; rst:in std_logic; output: out std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0);end caideng;architecture a of caideng is -结构体功能描述语句begin process (input,rst) begin if rst=1 then output=00000000;smoutput=10000000;smoutput=01000000;smoutput=00100000;smoutput=00010000;smoutput=00001000;smoutput=00000100;smoutput=00000010;smoutput=00000001;smoutput=00010000;smoutput=00110000;smoutput=00111000;smoutput=01111000;smoutput=01111100;smoutput=01111110;smoutput=11111110;smoutput=11111111;smoutput=10000001;smoutput=11000001;smoutput=11000011;smoutput=11100011;smoutput=11100111;smoutput=11110111;smoutput=11111111;smoutput=00001000;smoutput=00000001;smoutput=00000010;smoutput=00000100;smoutput=00001000;smoutput=00010000;smoutput=00100000;smoutput=01000000;smoutput=10000000;smnull;-当sm为0100110时，灯从右边亮到左边end case; end if; end process; end a;图4 .6 .跑马灯控制模块仿真波形4.4 4选1选择器模块1) rst:输入信号 复位信号 使选择器的输出为“0”。in1、in2、in3、in4：输入信号 接分频器的输出。inp1.0:输入信号 接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。output：输出信号 直接接扬声器即输出的是不同的频率来控制扬声器播放音乐。 图4.7 4选1选择器2) 4选1选择器模块vhdl程序编写及仿真library ieee;use ieee.std_logic_1164.all; - ieee库使用声明entity mux41 is - 实体端口声明port( rst:in std_logic; s:in std_logic_vector(1 downto 0);a,b,c,d: in std_logic;y: out std_logic);end mux41;architecture a of mux41 is -结构体功能描述语句beginprocess (rst,s,a,b,c,d)begin if(rst=1) then yyyyynull; end case; end if;end process;end a;图4.8 4选1选择器仿真波形4.5 4进制计数器模块1) 4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。clk:输入信号 来为计数器提供工作频率。rst:输入信号 复位信号 使计数器的输出为“00”。 图4.9 4进制计数器2) 4进制计数器模块vhdl程序编写及仿真library ieee;use ieee.std_logic_1164.all; - ieee库使用声明entity counter_4 is - 实体端口声明port(clk,rst: in std_logic; - 声明clk,clr是标准逻辑位count_out: out integer range 0 to 3);end counter_4;architecture a of counter_4 isbeginprocess(rst,clk) variable temp:integer range 0 to 4;begin if rst=1then -如果rst为1，变量temp:为0，否则temp:=temp+1;temp:=0;elsif (clkevent and clk=1) then temp:=temp+1; if(temp=4) then temp:=0; end if;end if; count_out=temp; -把temp赋值给count_outend process; end a图4.10 4进制计数器仿真波形5 系统结构及仿真 整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制32进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，具体分频处理的时钟的频率比实现彩灯控制的时钟频率要高。 图 5.1 系统功能模块图 5.2 系统功能仿真波形6.总结这次的eda课程设计有一周的时间，在这一周的时间里我们充分合理的安排了自己的时间来使本次的课程设计能够顺利的完成，当然我们在本次的设计中并不是一帆风顺的，我们遇到了一些的问题，例如我们开始时用的文本的方式用一个总的程序来完成，可以在设计的过程中我们发现程序编到后面变量越到很容易搞混淆同时各个进程间的联系也越来越模糊以至于后面我们自己都不知道程序的整体框图是什么，导致后面不能够继续下去，后面我们再一次对我们这次的设计题目进行了分析和整理，最后我和我的同伴决定采用分模块的方式来完成本次的课题设计，当然最重要的是分析各个模块间的关系。最后我们采用上面分析的结构框图。最后我们的设计很成功，仿真和硬件测试都是正确的，实现了我们的设计要求和目的。在这次设计中我们收获了很多，首先最直接的收获就是我们巩固了这门课程所学过的知识，把它运用到了实践当中，并