数字电子电路课程设计-数字钟电路的设计.doc

指导老师：学生姓名：学 号：专 业：电子信息工程班 级：系 别：电气工程与自动化学院设计时间：2011.1.15 目 录 一. 概述1二. 设计要求和任务1三. 设计原理及方框图1四. 各部分电路的设计及实现2五. 总体电路图设计6六. 安装与调试6七. 主要实验器材8八. 收获与体会9九. 参考文献9数字钟电路的设计一、 概述数字钟已成为人们日常生活中不可少的必需品，给人们的生活，学习，工作带来极大的方便。本文介绍的数字钟是一种利用数字电路来显示时、分、秒的装置，与传统的机械钟相比，它具有走时准确，性能稳定，显示直观，无机械传动装置等特点。此外，本数字钟还具有整电报时、定时响闹功能。二、 设计要求和任务1、 设计的数字钟以数字形式显示时、分、秒的时间，小时计时为“12翻1” 。2、 当电路出现走时误差时，电路具有校时功能。要求手动快校时、快校分或慢校时、慢校分。 3、 要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。4、 要求电路具有定时响闹功能。三、 设计原理及方框图数字钟实际上是一个对标准频率进行计数的计数电路，由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1khz时间信号必须做到准确稳定。构成方框图如下：时显示器秒显示器分显示器时译码器定时控制电路秒译码器整点报时电路分译码器时计数器秒计数器分计数器校时电路分频器震荡器图1由图可见：本数字钟电路主要由震荡器、分频器、校时电路、时分秒计数器、译码显示器及整点报时电路、定时控制电路构成。它们的工作原理是：由震荡器产生的高频脉冲信号作为数字钟的时间基准，再经过分频器输出标准“秒脉冲”送入秒计数器，秒计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号作为分计数器的脉冲信号，分计数器也采用60进制计数器，每累计60分钟发出一个“时脉冲”信号，该信号将被送到时计数器，时计数器采用12进制计数器。译码显示电路将时、分、秒计数器的输出状态送到七段译码显示器，通过六位led七段显示器显示出来。校时电路用来对时、分显示数字进行调整；整点报时电路则根据计时系统的输出状态产生一脉冲信号，然后去触发音频发生器实现报时；定时控制电路由指定时刻发出的信号，驱动音响电路。四、 各部分电路的设计及实现1震荡器电路震荡器电路是数字钟的核心，主要用来产生时间标准信号，数字钟的精度，主要取决于时间标准信号的频率及稳定度。一般来说，震荡器的频率越高，计时精度越高。通常采用石英晶体震荡器经过分频得到这一信号，也可采用由门电路或555定时器构成的多谐震荡器作为时间标准信号源。本设计方案采用的是集成电路定时器555与rc组成的多谐震荡器，如下图所示： 图2接通电源后，电容c1被充电，vc1上升，当vc1上升到2/3vcc时，触发器被复位，同时放电bjtt导通，此时vo为低电平，电容c1通过r和t放电，使vc1下降。当vc1下降到1/3vcc时，触发器又被复位，vo翻转为高电平，电容c1放电所需要的时间为：t1=rc1ln2=0.7rc1 当c1放电结束是，t截止，vcc将通过r1，r2向电容器c1冲电，vcc由1/3vcc上升到2/3vcc所需要的时间为：t2=(r1+r2)c1ln2=0.7(r1+r2)c1当vc上升到2/3vcc是，触发器又发生翻转。如此周而复始，在输出端就得到一个周期性的方波，其频率为： f=1/(t1=t2)=1.43/(r1+r2)c1这里设震荡频率f=1khz。2分频器的设计由于震荡器输出的频率很高，所以需一定级数的分频电路。本设计方案中的分频器主要功能有两个：一是产生标准“秒”信号，二是提供整点报时电路所需要的1khz的高音信号和500hz的低音信号。这里选用三片中规模集成电路计数器74ls90即可满足上述功能，因三片级联则可获得所需频率信号，即第一片的q0输出频率为500hz，第二片的q3输出频率为10hz，第三片的q3输出频率为1hz。具体电路图见总图部分。3计数器的设计有了时间标准“秒”信号后，就可以根据设计要求设定时、分、秒计数器：分和秒计数器都采用60进制计数器，计数规律均为00，01，02-58，59，00，01-，因此个位均选用十进制计数器74ls90，十位均选用十二分频计数器74ls92，再将它们级联则可组成60进制计数器。十进制计数器是一个“12翻1”的特殊计数器，即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲，数字钟自动显示为01时00分00秒，实现日常生活规律，所以时个位选用一片四位二进制同步可逆计数器74ls191，十位选用双上升沿d触发器74ls74，再加上适当的与非门和异或门级联则可满足要求。具体电路图见总图部分。4译码显示电路译码和数码显示电路是将数字钟和计时状态直观清晰地放映出来，被人们的视觉器官所接受，它的任务就是将计数器输出的8421bcd码译成数码器显示所需要的高低电平。这里所选用的译码器就是常用的bcd译码/驱动器74ls48，其中a1、a2、a3、a4与计数器的四个输出端按设计要求相连或接地，a、b、c、d、e、f、g则与七段数码显示器对应端相连。具体电路图见总图部分。 5校时电路校时电路是在刚接通电源或钟表走时出现误差时进行时间校准，本电路只对分和秒进行校准。校时电路要求各种校准必须互不影响，即在小时校正时不影响分和秒的正常计数；在分校正是不影响小时和秒的正常计数。校时方式有“快校时”和“慢校时”两种，“快校时”是通过开关控制，使计数器对1hz的校时脉冲计数，“慢校时”是手动产生单脉冲作为校时脉冲。具体电路如下图所示：其中s1为校“分”用的控制开关，s2为校“时”用的控制开关，校时脉冲采用分频器输出的1hz脉冲，当s1或s2分别为“0”时可进行“快校时”。如果校时脉冲由单次脉冲产生器提供，则可进行“慢校时”图36整点报时电路 整点报时电路的功能是要求每当数字钟计时到整点（或快到整点）时发出音响，通常按照四声低音一声高音的顺序发出间断声响，以最后一声高音结束的时刻为整点时刻。设四声低音（约500hz）分别发生在59分51秒、53秒、55秒、57秒，最后一声高音（约1khz）发生在59秒，它们的持续时间为1s。由此可见，报时时分和秒个位计数器的状态是不变的为59分，秒十位计数器的状态为:（qdqcqbqa）ds2=0101亦不变，只有秒个位计数器qds1的状态可用来控制1khz和500hz的音频。下表列出了秒计数器的状态： 表1：秒个位计数器的时态cp(秒)q3s1q2s1q1s1q0s1功能500000 510 001鸣低音520010停530011鸣低音 540 000停 550101鸣低音 560110停 570111鸣低音 581000停 591001鸣高音 000000停由表可得：当 q3s1=“0”时为500hz输入音响；当q3s1=“1”时1khz输入音响。由此可设计如下电路图：图4只有当分十位的q2m2q0m2=11,分个位的q3m1q0m1=11,秒十位的q2s2q0s2=11，秒个位的q0s1=1时音响电路才能工作7定时控制电路 有时需要数字钟在规定的时刻发出信号并驱动音响电路进行“闹时”，这就要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。如要求上午7时59分发出闹时信号，持续时间为1分钟。 因为7时59分对应数字钟的时个位计数器的状态为(q3q2q1q0)h1=0111，分十位计数器的状态为(q3q2q1q0)m2=0101，分个位计数器的状态为(q3q2q1q0)m1=1001。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在7点59分响，持续1分钟后（即8点时）停响。所以闹时控制信号z的表达式为： 式中，m为上午的信号输出，要求m=1。如果用与非门实现上式所表示的逻辑功能，则可以将z进行布尔代数变换，即实现上式的逻辑电路如图所示，其中74ls20为4输入二与非门，74ls03为集电极开路（oc门）的四-2输入与非门。 图5由图可见上午7点59分时,音响电路的晶体管导通,则扬声器发出1khz的声音。持续1分钟到8点整晶体管因输入端为“0”而截止,电路停闹。 五、总体电路图设计根据设计原理方框图将各部分电路连接起来则构成了总体电路图，如下页图所示：六、安装与调试 由数字钟系统的原理方框图按照信号的流向分级安装，逐级级联，级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑混乱，可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端vcc加退耦滤波电容，通常用几十微法的大电容与0.01mf的小电容相并联。经过联调并纠正设计方案中的错误和不足之处后，再测试电路的逻辑功能是否满足设计要求。 七、主要实验器材四-2输入与非门 74ls00 4片； 四-2输入与非门（oc） 74ls03 2片；双四输入与非门 74ls20 2片； bcd-七段显示译码器 74ls48 6片；双上升沿d触发器 74ls74 1片； 十进制计数器 74ls90 5片；十二分频计数器 74ls92 2片；四位二进制可逆计数器 74ls191 1片；数码显示器 bs202 6个； 集成电路定时器 555 1片。 计数显示及校时电路 整点报时电路闹时电路八、收获与体会“电子技术课程设计”是电子技术课程的实践性教学环节，是对我学习电子技术的综合性训练。我是专生本过来的学生,在我以前的学校我们根本就没有这样的课,所以我非常珍惜这次做课程设计的机会.我做的是数字钟的设计，然而，要完成一个课题的设计要涉及到许多方面的知识。通过上网查询和查阅相关书籍资料，让我知道了大量关于数字钟设计的知识，同时又重新将从前学过的知识复习了一遍，做到对各个集成块的引脚功能和工作原理都很清晰。从而让我更深一步掌握了时序逻辑电路的功能，学会了做课程设计的一般步骤。首先我制定出自己的设计方案，其次详细设计每一部分的电路，最后再根据原理方框图连接电路。这不仅培养了我独立分析和解决实际问题的能力，同时也为以后的电路设计打好了基础。在这次的设计中，让我认识到自己在学习理论知识中的不足。特别是555定时器那块知识，我学的不太好，张宇华张老师教我们的数字电路，他讲的很好，我真后悔没下大功夫学。所以在以后的学习中我会吸取这次的教训，认真对待每一个知识点