电子线路设计课程设计实验报告-多功能数字钟设计.doc

华中科技大学电子线路设计实验报告多功能数字钟设计姓名 学号 班级 一、实验目标：1、掌握可编程逻辑器件的应用开发技术设计输入、编译、仿真和器件编程；2、熟悉eda软件使用；3、掌握verilog hdl设计方法； 4、分模块、分层次数字系统设计二、实验任务及要求1、基本功能 准确计时，以数字形式（十二进制）显示时、分、秒的时间 校正时间：时、分 快校与慢校（1hz与手动） 复位：00:00:00 仿广播电台正点报时 (四高一低) 2、扩展功能： （1）任意闹钟；（2）小时为12/24进制可切换（3）报正点数（几点响几声）三、实验条件：de0 实验板结构与使用方法 quartus软件的使用 fpga的使用四、电路设计过程：1、需求分析开发背景：数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。2、 实验原理：用层次化设计的方法以verilog语言编程实现以下功能：（1）、具有“时”、“分”、“秒”计时功能；时为24进制，分和秒都为60进制。（2）、具有校时和清零功能,能够用4hz脉冲对“小时”和“分”进行调整，并可进行秒清零；实际电路中使用快校时。（3）、具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512hz信号,在59分59秒发出一次高音1024hz信号,音响持续1秒钟,在1024hz音响结束时刻为整点。在实际电路中使用灯实现四低使用用，高音另一个灯显示。（4）、具有一键设定闹铃及正常计时与闹铃时间的显示转换。闹时时间为一分钟。3、模块设计分析整体电路分为两块，主体电路和扩展电路分别实现基本功能和扩展的功能。（1）、主体电路设计： （2）时分秒计数器需求分析：分和秒计数器都是模m=60的计数器 其计数规律为0001585900 时计数器：若采用24小时制：计数器为24进制，其计数规律为 0001022300.若采用12小时制：计数器为12进制，其计数规律为 01021201.24小时制：当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。12小时制：当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒。4、逻辑分析：主体电路由两个60进制计数器、一个24进制计数器、两个二选一数据选择器、分频器，7端译码显示器共7个模块组成。分频器将系统内置的50mhz的信号分成4hz的信号输出cp，是数字能稳定的在数码管上显示。3个计数器共用一个时钟信号cp，为同步8421bcd码输出的计数器。具体实现如下图：秒译码显示分译码显示时译码显示60进制计数器选择器60进制计数器选择器24进制计数器 1 1 en mcom en sco en 校时控制adj_hour 校分控制adj_min （adjust_time） （adjust_time）图中连个选择器分别用于选择分计数器和是计数器的使能控制信号。对时间进行校正时，先选择校时模式，在adjust_time=1时，在控制端（adj_hour、adj_min）的作用下，使能信号接高电平，此时每来一个时钟信号，计数器加1，从而实现对小时和分钟的校正。正常计时时，使能信号来自每一位的低位计数器的输出，即秒计数器到59秒时，产生一个输出信号（sco=1）使分计数器加1，分秒计数器同时计到最大值时，产生输出信号（mco=1）使小时计数器加1。实现上述功能的verilog的程序如下：整个程序2分为两个层次4个模块，底层由3个模块组成，即六进制计数模块、十进制计数模块、和24进制计数模块、顶层有一个模块，他调用底层的3个模块完成数字钟的计时功能，其中，底层的六进制模块，和十进制模块分别被调用两次，构成60进制的秒计数器和分计数器。5、各模块接口规定输入量需求说明输出量需求说明cp工作时钟out_hourh时钟十位en使能端1时计数out_hourl时钟个位ncr清零端即复位端out_minh分钟十位alarm_on闹钟开关out_minl分钟个位disply_a切换闹钟sec秒频率adjust_time调整时钟d四低adj_min自动调整分钟g一高adj_hour自动调整时钟a闹钟sel12/24进制切换voice正点报时6、程序分析：（1）、六进制计数模块ncr为复位端口，当ncr 为0是，输出为0，en为使能端，只有当en为1时，计数器才在cp的作用下加1。module counter6(q,ncr,en,cp);input cp,ncr,en;output3:0 q;reg 3:0 q;always(posedge cp or negedge ncr)begin if(ncr) q=4b0000;else if(en) q=q;else if(q=4b0101) q=4b0000;else q=q+1b1;endendmodule仿真波形如下：（2）、十进制模块和六进制的思想一样module counter10(q,ncr,en,cp);input cp,ncr,en;output3:0 q;reg 3:0 q;always(posedge cp or negedge ncr)begin if(ncr) q=4b0000;else if(en) q=q;else if(q=4b1001) q=4b0000;else q=q+1b1;endendmodule仿真波形如下：(3)、24进制模块 由于扩展功能里有12和24模式的切换，所以设置一模式控制端口sel，当sel=1时为12进制模式，当sel=0时为24进制模式。12和24进制的思想是一样的。以24进制为例，在ncr和en有效时，当时钟高位大于2或分钟高位大于9或者时钟大于等于23时，时钟高位hourh置0，低位hourl置1；如果(hourh=2)和(hourl3)成立则高位不变，低位加1；其余的如果hourl=9；高位加1，低位置0；剩下的情况高位不变，低位加1。module counter24(hourh,hourl,ncr,en,cp,sel);input cp,ncr,en,sel;output3:0 hourh,hourl;reg 3:0 hourh,hourl;always(posedge cp or negedge ncr)beginif(ncr) hourh,hourl=8h00 ; 复位else if(en) hourh,hourl1)|(hourl9)|(hourh=1)&(hourl=2) begin hourh=4b0000;hourl=4b0001;endelse if(hourh=1)&(hourl2)begin hourh=hourh; hourl=hourl+1b1; endelse if(hourl=9)begin hourh=hourh+1b1; hourl=4b0000; endelsebegin hourh=hourh; hourl2)|(hourl9)|(hourh=2)&(hourl=3) hourh,hourl=4b0000;else if(hourh=2)&(hourl3)begin hourh=hourh; hourl=hourl+1b1; endelse if(hourl=9)begin hourh=hourh+1b1; hourl=4b0000; endelsebegin hourh=hourh; hourl=hourl+1b1; endendendendmodule仿真波形如下：(4)、分频成1hz模块由于系统供给时钟为50mhz时钟，为保证系统计数结果清晰可辨，可设计分频模块clk1hz(clk,cp)，先将系统50mhz时钟clk（50mhz）分频为1hz时钟。由于50m可以使用32位二进制来表示，定义clk为输入的50mhz时钟module clk1hz(clk,cp); input clk; output cp; reg cp; initial begin cp=1b0;clk1=32d0; end reg31:0 clk1; /可以通过调节25000000的数值来调节输出的频率大小 always (posedge clk) if(clk1=32d25000000) begin clk1=32d0; cp=cp; end else clk1=clk1+1b1;endmodule 由于这个仿真的时钟频率大，没有在波形里显示：(5)、整点报时和仿电台报时模块将时分秒输入，因为没有使用蜂鸣器，所用的报时均用led灯来显示，四声低音时在51秒、53秒、57秒、59秒、d亮；0时g亮；根据输入的hour的数值使整点报时的灯voice亮hour下，9点闪烁9下。整点报时时控制灯闪烁的频率和秒的频率一样，为了实现闪烁必需有两倍的hour数值的脉冲，设置变量n来实现计数，每次在00分00秒时，将两倍的hour数值赋给n，每来一个脉冲就减1，直至n=0时，正好有2*hour个脉冲，灯voice可闪烁相应的次数。module baoshi(second,minute,hour,d,g,voice,cp);input 7:0 second,minute,hour;input cp;output d,g;output voice;reg d,g;reg 7:0 n;reg voice;initialbegin n=8h0;voice=0; endalwaysbeginif(minute=8h59)&(second7:4=4h5)&(second3:0=4h0)|(second3:0=4h2)|(second3:0=4h4)|(second3:0=4h6)d=1b1;else if(minute=8h59)&(second7:4=4h5)&second3:0=4h8) g=1b1;else begin g=1b0;d=1b0;end endalways(posedge cp)beginif(minute=8h00)&(second=8h00) n8d0) begin voice=voice;n=n-1b1; endelse voice=0; endendmodule仿真波形如下：仿电台报时：整点报时：(6)、闹钟设置模块 设置一个控制端来控制闹钟的显示和闹钟的设置disply_a，当disply_a=1时，进入闹钟模式，此时数码管上显示的为闹钟的时间，为方便闹钟的设置依然使用adj_min,adj_hour控制端。因为闹钟同样要满足分钟的60进制和时钟24 进制，所以在alarm_set模块中调用底层的counter10，counter6，counter24，模块来实现闹钟的设置。并将所设置的闹钟时间保存在a_hour,a_minute中表示闹钟的时间。并将其作为输出，以便后续的使用。module alarm_set(adj_min,adj_hour,cp,ncr,disply_a,a_hour,a_minute);input cp,ncr,adj_min,adj_hour,disply_a;output 7:0 a_hour,a_minute;/ 在闹钟的控制端disply_a&adj_min同时为1时闹钟计时counter10 a1(a_minute3:0,ncr,(disply_a&adj_min),cp);counter6 a2(a_minute7:4,ncr,(disply_a&adj_min&a_minute3:0=4h9),cp);counter24 a3(a_hour7:4,a_hour3:0,ncr,(adj_hour&disply_a),cp,sel);endmodule(7)、闹铃模块同时将时分钟和闹钟的时分输入进行比较，如果二者对应相等且闹铃设置alarm_on为0（默认下闹铃为开状态），则闹钟提示灯a持续亮一分钟。一分钟的时间有秒钟频率来控制。 module alarm (hour,minute,a_hour,a_minute,second,a,cp,alarm_on);input 7:0 hour,minute,a_hour,a_minute,second;input cp,alarm_on;output a;reg a;always (posedge cp)if (hour=a_hour) & (a_minute=minute)&(alarm_on=0)begin if(second=8h59) a=1b1;else a=1b0;endelse a=1b0;endmodule(8)、显示模块 由于要切换时钟和闹钟模式，所以由闹钟的控制端口来决定显示的模式，当disply_a为1时，即为闹钟模式，显示闹钟时间；disply_a为0时，即为时钟模式，显示时钟时间。程序中q1为时钟信息，q2为闹钟的信息。module disply(q1,q2,disply_a,out); input3:0 q1,q2; input disply_a; output6:0 out; reg6:0 out; wire 3:0 q; assign q=(disply_a=1) ? q23:0 : q13:0 ; /闹钟和时钟的选择 always (q)case(q3:0) 4d0: out=7b0000_001; 4d1: out=7b1001_111; 4d2: out=7b0010_010; 4d3: out=7b0000_110; 4d4: out=7b1001_100; 4d5: out=7b0100_100; 4d6: out=7b1100_000; 4d7: out=7b0001_111; 4d8: out=7b0000_000; 4d9: out=7b0001_100; default: out=7b0000_001; endcaseendmodule (9)、顶层模块调用所有的底层模块module clock_wt(out_minl,out_minh,out_hourl,out_hourh,clk,ncr,en,adj_min,adj_hour,adjust_time,sec,d,g,a,sel,voice,alarm_on,disply_a);input clk,ncr,en,adj_min,adj_hour,sel,disply_a,adjust_time,alarm_on;output 6:0 out_minl,out_minh,out_hourl,out_hourh;output sec;output d,g,voice,a;wire 7:0 hour,second,minute,a_hour,a_minute;wire minl_en,minh_en,hour_en;wire 6:0 out_minl,out_minh,out_hourl,out_hourh;wire d,g,sel,a;fenpin u0(cp,clk);counter10 u1(second3:0,ncr,en,cp); /秒钟的60进制counter6 u2(second7:4,ncr,(second3:0=4h9),cp);assign sec=second0; 秒钟以led来显示 /分钟低位的使能端，满足条件才计数assign minl_en=(adj_min=1)&(adjust_time=1) | (second=8h59); /分钟高位的使能端，满足条件才计数assign minh_en=(adj_min&(adjust_time=1)&(minute3:0=4h9)|(minute3:0=4h9)&(second=8h59)&(adj_min=0);counter10 u3(minute3:0,ncr,minl_en,cp); /分钟的60进制counter6 u4(minute7:4,ncr,minh_en,cp);assignhour_en=(adj_hour=1)&(adjust_time=1)|(minute=8h59)&(second=8h59); counter24 u5(hour7:4,hour3:0,ncr,hour_en,cp,sel); /时钟的24进制baoshi u11(second7:0,minute7:0,hour7:0,d,g,voice,cp);alarm_set u12(adj_min,adj_hour,cp,ncr,disply_a,a_hour,a_minute);alarm u13(hour,minute,a_hour,a_minute,second,a,cp,alarm_on);/显示模块的调用disply u6(minute3:0,a_minute3:0,disply_a,out_minl);disply u7(minute7:4,a_minute7:4,disply_a,out_minh);disply u8(hour3:0,a_hour3:0,disply_a,out_hourl);disply u9(hour7:4,a_hour7:4,disply_a,out_hourh);endmodule为各个输入输出接口分配引脚，如下，使其在实验板上的数码管上显示结果。整个实验通过验收。五、调试过程1、调试步骤如果程序编译出错，可以根据错误提示找出错误，这类错误比较容易解决。比如某一行少一个“；”之类的。如果编译通过，再进行仿真，通过仿真波形来判断程序是否出现了逻辑性的错误，这些需要仔细的研究仿真波形，才能看出错误的所在。仿真后，确定仿真波形和程序没有问题，再进行引脚的分配，引脚分配后，编译，再烧写到de0板上，如果出现错误，返回引脚分配，找出错误所在。在de0实验板上运行程序时，碰到一些功能与设计不符，或者产生了竞争冒险等问题的时候，应该对程序进行查错和对时序的优化，通过不断的改进和优化程序，最终得到的程序才符合要求。2、调试中