2.3_8088外部特性及时序.ppt

复习：8088cpu结构特点 内部结构 是16位的 （内部寄存器、运算部件、内部操作按 16位设计 ） 外部数据总线8条，能处理16位数据，也能处理8 位数据；（具有16位运算指令，包括、指令） 汇编语言与8080/8085兼容，能执行整套8080/8085 的指令。增加了许多16位操作指令 20条地址总线，可寻址220 = 1m个内存单元； 40条引线封装 1 复习 8088 的 内 部 寄 存 器 2 寄存器与存储器的比较 寄存器 存储器 在cpu内部 在cpu外部 访问速度快 访问速度慢 容量小，成本高 容量大，成本低 用名字表示 用地址表示 没有地址 地址可用各种方式形成 3 2.3 8088的总线时序 lcpu在时钟信号的控制下工作。 l时钟信号是按一定电压幅度、一定时间间隔发 出的脉冲信号. lcpu所有的操作都以时钟信号为基准:cpu 按严 格的时间标准发出地址、控制信号，m、接口 也按严格的时间标准送出或接受数据. 这个时间 标准就是由时钟信号确定。 clk 执行一条指令的一系列动作，都是在时钟脉冲clk的 统一控制下一步一步进行的。 4 2.3 8088的总线时序（续1） l总线操作是指cpu通过总线对外的各种操作 l8088的总线操作主要有： l存储器读、存储器写、 i/o读操作、 i/o写操 作 l中断响应操作，总线请求及响应操作 l描述总线操作的微处理器时序有三级： l指令周期 总线周期 时钟周期 l时序：cpu各引脚信号在时间上的关系。 l总线时序：描述cpu引脚如何实现总线操作 lcpu时序决定系统各部件间的同步和定时 5 2.3 8088的总线时序（续2） l指令周期是指执行一条指令所需要的时间。 若干总线周期组成一个指令周期。 l总线周期是指cpu从存储器或输入/输出端口， 存/取一个字节。 一个总线周期至少包括4个时钟周期。 l时钟周期：相邻两个脉冲之间的时间间隔，是 cpu的基本时间单位，它由计算机主频决定。用ti 表示。 当需要延长总线周期时需要插入等待状态tw 6 2.3 8088的总线时序（续3） l任何指令的取指阶段都需要存储器读 总线周期，读取的内容是指令代码 l从内存取操作数将引起存储器读总线 周期，往内存存结果将引起存储器写 总线周期 l只有执行in指令才出现i/o读总线周期 ，执行out指令才出现i/o写总线周期 7 2.3 8088的总线时序（续4） l总线操作中如何实现时序同步是关键 lcpu总线周期采用同步时序： l各部件都以系统时钟信号为基准 l当相互不能配合时，快速部件（cpu） 插入等待状态等待慢速部件（i/o和m） lcpu与外设接口常采用异步时序，它们通 过应答联络信号实现同步操作 8 2.4 8088 的引脚信号及功能 l外部特性表现在其引脚信号上，学习 时请特别关注以下几个方面： 引脚的功能 信号的流向 有效电平 三态能力 指引脚信号的定义、 作用；通常采用英文 单词或其缩写表示 信号从芯片向外输出 ，还是从外部输入芯 片，或者是双向的 起作用的逻辑电平 高、低电平有效 上升、下降边沿有效 输出正常的低电平、 高电平外，还可以输 出高阻的第三态 9 1. 8088的两种工作模式 l两种模式构成两种不同规模的应用系统 l最小模式 l构成小规模的应用系统单处理器系统 l8088本身提供所有的系统总线信号 l最大模式 l构成较大规模的应用系统多处理器系 统，例如可以接入数值协处理器8087 l控制信号较多，8088和总线控制器8288共 同形成系统总线信号 10 1. 8088的两种模式（续） l两种模式利用mn/mx*引脚区别 lmn/mx*接高电平为最小模式 lmn/mx*接低电平为最大模式 l硬件决定工作方式 l两种模式下的内部操作并没有区别 l本书以最小模式展开基本原理 libm pc/xt采用最大模式 通常在信号名称加 上划线（如：mx）或星号（如：mx*） 表示低电平有效 11 8088的引脚图 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 gnd a14 a13 a12 a11 a10 a9 a8 ad7 ad6 ad5 ad4 ad3 ad2 ad1 ad0 nmi intr clk gnd vcc a15 a16 / s3 a17 / s4 a18 / s5 a19 / s6 ss0* (high) mn / mx* rd* hold (rq*/ gt0*) hlda (rq1* /gt1*) wr* (lock*) m* / io ( s2* ) dt / r* ( s1* ) den* ( s0* ) ale (qs0) inta* (qs1) test* ready reset 8088 双列直插式封装，40根引脚 工作频率5mhz ，工作电源+5v 12 2. 最小模式的引脚信号 n数据和地址引脚 n读写控制引脚 n中断请求和响应引脚 n总线请求和响应引脚 n其它引脚 13 1. 数据和地址引脚 ad7ad0（address/data） l地址/数据分时复用引脚，双向、三态 l在访问存储器或外设的总线操作周期中，这 些引脚在第一个时钟周期输出存储器或i/o端 口的低8位地址a7a0 l其他时间用于传送8位数据d7d0 14 1. 数据和地址引脚（续1） a15a8（address） l中间8位地址引脚，输出、三态 l这些引脚在访问存储器或外设时，提供全部 20位地址中的中间8位地址a15a8 15 1. 数据和地址引脚（续2） a19/s6a16/s3（address/status） l地址/状态分时复用引脚，输出、三态 l这些引脚在访问存储器的第一个时钟周期输出高4 位地址a19a16 l在访问外设的第一个时钟周期全部输出低电平无 效 在总线周期的其他时间内，这4条线作为输出cpu的状态信息。 ）s6恒为0； ）s5反映中断允许标志if的值； ）s4和s3组合值用来指示当前正在使用哪个段寄存器。（ p18表2.1） 16 2. 读写控制引脚 ale（address latch enable） l地址锁存允许，输出、三态、高电平有效 lale引脚高有效时，表示复用引脚：ad7 ad0和a19/s6a16/s3正在传送地址信息 l由于地址信息在这些复用引脚上出现的时间 很短暂，所以系统可以利用ale引脚将地址 锁存起来 17 2. 读写控制引脚（续1） io/m*（input and output/memory） li/o或存储器访问，输出、三态 l该引脚输出高电平时，表示cpu将访问i/o端 口，这时地址总线a15a0提供16位i/o口地 址 l该引脚输出低电平时，表示cpu将访问存储 器，这时地址总线a19a0提供20位存储器地 址 18 2. 读写控制引脚（续2） wr*（write） l写控制，输出、三态、低电平有效 l有效时，表示cpu正在写出数据给存储器或 i/o端口 rd*（read） l读控制，输出、三态、低电平有效 l有效时，表示cpu正在从存储器或i/o端口读 入数据 19 2. 读写控制引脚（续3） lio/m*、wr*和rd*是最基本的控制信号 l组合后，控制4种基本的总线周期 总线周期io/m*wr*rd* 存储器读低高低 存储器写低低高 i/o读高高低 i/o写高低高 20 2. 读写控制引脚（续4） ready l存储器或i/o口就绪，输入、高电平有效 l在总线操作周期中，8088 cpu会在第3个时 钟周期的前沿测试该引脚 l如果测到高有效，cpu直接进入第4个时 钟周期 l如果测到无效，cpu将插入等待周期tw lcpu在等待周期中仍然要监测ready信号， 有效则进入第4个时钟周期，否则继续插入等 待周期tw。 21 2. 读写控制引脚（续5） den*（data enable） l数据允许，输出、三态、低电平有效 l有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动 dt/r*（data transmit/receive） l数据发送/接收，输出、三态 l该信号表明当前总线上数据的流向 l高电平时数据自cpu输出（发送） l低电平时数据输入cpu（接收） 22 2. 读写控制引脚（续6） ss0*（system status 0） 最小组态模式下的状态输出信号 l它与io/m*和dt/r*一道，通过编码指示 cpu在最小组态下的8种工作状态： 1. 取指5. 中断响应 2. 存储器读 6. i/o读 3. 存储器写 7. i/o写 4. 过渡状态 8. 暂停 23 3. 中断请求和响应引脚 intr（interrupt request） l可屏蔽中断请求，输入、高电平有效 l有效时，表示请求设备向cpu申请可屏蔽中 断 l该请求的优先级别较低，并可通过关中断指 令cli清除标志寄存器中的if标志、从而对 中断请求进行屏蔽 24 3. 中断请求和响应引脚（续1） inta*（interrupt acknowledge） l可屏蔽中断响应，输出、低电平有效 l有效时，表示来自intr引脚的中断请求已被 cpu响应，cpu进入中断响应周期 l中断响应周期是连续的两个，每个都发出有 效响应信号，以便通知外设他们的中断请求 已被响应、并令有关设备将中断向量号送到 数据总线 25 3. 中断请求和响应引脚（续2） nmi（non-maskable interrupt） l不可屏蔽中断请求，输入、上升沿有效 l有效时，表示外界向cpu申请不可屏蔽中断 l该请求的优先级别高于intr，并且不能在 cpu内被屏蔽 l当系统发生紧急情况时，可通过他向cpu申 请不可屏蔽中断服务 主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障 26 4. 总线请求和响应引脚 hold l总线保持（即总线请求），输入、高电平有 效 l有效时，表示总线请求设备向cpu申请占有 总线 l该信号从有效回到无效时，表示总线请求设 备对总线的使用已经结束，通知cpu收回对 总线的控制权 dma控制器等主控设备通过hold申请 占用系统总线（通常由cpu控制） 27 4. 总线请求和响应引脚（续1） hlda（hold acknowledge） l总线保持响应（即总线响应），输出、高电 平有效 l有效时，表示cpu已响应总线请求并已将总 线释放 l此时cpu的地址总线、数据总线及具有三态 输出能力的控制总线将全面呈现高阻，使总 线请求设备可以顺利接管总线 l待到总线请求信号hold无效，总线响应信 号hlda也转为无效，cpu重新获得总线控 制权 28 5. 其它引脚 reset l复位请求，输入、高电平有效 l该信号有效，将使cpu回到其初始状态；当 他再度返回无效时，cpu将重新开始工作 l8088复位后csffffh、ip0000h，所以 程序入口在物理地址ffff0h 29 5. 其它引脚（续1） clk（clock） l时钟输入 l系统通过该引脚给cpu提供内部定时信号。 8088的标准工作时钟为5mhz libm pc/xt机的8088采用了4.77mhz的时钟 ，其周期约为210ns 30 5. 其它引脚（续2） vcc l电源输入，向cpu提供5v电源 gnd l接地，向cpu提供参考地电平 mn/mx*（minimum/maximum） l组态选择，输入 l接高电平时，8088引脚工作在最小组态；反 之，8088工作在最大组态 31 5. 其它引脚（续3） test* l测试，输入、低电平有效 l该引脚与wait指令配合使用 l当cpu执行wait指令时，他将在每个时钟周 期对该引脚进行测试：如果无效，则程序踏步 并继续测试；如果有效，则程序恢复运行 l也就是说，wait指令使cpu产生等待，直到 引脚有效为止 l在使用协处理器8087时，通过引脚和wait指 令，可使8088与8087的操作保持同步 32 微机的总线结构 l单总线结构 简单，但总线竞争严重 cpu m m 接口接口 i/o接口 33 “引脚”小结 cpu引脚是系统总线的基本信号 可以分成三类信号： l8位数据线：d0d7 l20位地址线：a0a19 l控制线： lale、io/m*、wr*、rd*、ready lintr、inta*、nmi，hold、hlda lreset、clk、vcc、gnd 34 3. 最大模式的引脚定义 当33脚 接地时，cpu处于最大工作方式。 qsqs 1 1 、qsqs 0 0 （queue status）指令队列状态信号（输 出），从外部可以跟踪cpu内部的指令对列。 （status）总线周期状态信号（输出）， 这些信号组合起来，可以指出当前cpu的状态。 （request/grant）总线请 求信 号/总线允许信号（双向），向cpu输入使用总线的请求信 号和cpu输出对总线请 求信号的应答。 （lock）总线封锁信号（输出），当该引脚 输出低电平时，封锁其它总线控制设备提出的总线请求。 35 “引脚”提问 l提问之一： cpu引脚是如何与外部连接的呢？ l解答：总线形成（第2.5节） n提问之二： cpu引脚是如何相互配合， 实现总线操作、控制系统工作的呢？ n解答：总线时序（第2.5节） 36 系 统 总 线 形 成 与 控 制 电 路 微 处 理 器 子 系 统 控制总线cb 数据总线db 地址总线ab 系统总线 i/o设备 i/o接口存储器 系统总线的形成 微处理器级总线 37 l最小模式仅支持单处理器 l主要需解决： l地址与数据的分离 l地址锁存 l电路实现方案 l用3片8位的锁存器8282实现地址锁存。ale为 锁存控制信号，oe*0使锁存的地址直接输出 ； l用1片双向三态门8286用作数据总线驱动和隔离 ，dt/r*作为方向控制，den*作为开门信号； l其他控制信号由8088直接产生。 补充:最小模式的总线形成 38 ad7ad0 a15a8 a19/s6a16/s3 +5v 8088 ale 8282 stb 系统总线信号 a19a16 a15a8 a7a0 d7d0 io/m* rd* wr* 8282 stb 8282 stb 8286t oe* mn/mx* io/m* rd* wr* dt/r* den* oe* oe* oe* 补充:最小模式下的连接示意图 39 返回8088的指令执行过程 40 最小组态的总线时序 微处理器最基本的4种总线周期： 存储器读总线周期 存储器写总线周期 i/o读总线周期 i/o写总线周期 41 存储器写总线周期 t4t3t2t1 ale clk a19/s6a16/s3 a15a8 ad7ad0 a15a8 a7a0 输出数据 a19a16 s6s3 io/m* wr* t1状态输出20位存储器地址a19a0 io/m*输出低电平，表示存储器操作； ale输出正脉冲，表示复用总线输出地址 t2状态输出控制信号wr*和数据d7d0 t3和tw状态检测数据传送是否能够完成 t4状态完成数据传送 42 i/o写总线周期 t4t3t2t1 ale clk a19/s6a16/s3 a15a8 ad7ad0 a15a8 a7a0 输出数据 0000 s6s3 io/m* wr* t1状态输出16位i/o地址a15a0 io/m*输出高电平，表示i/o操作； ale输出正脉冲，表示复用总线输出地址 t2状态输出控制信号wr*和数据d7d0 t3和tw状态检测数据传送是否能够完成 t4状态完成数据传送 43 写总线周期 t4t3t2t1 ale clk a19/s6a16/s3 a15a8 ad7ad0 a15a8 a7a0 输出数据 s6s3 io/m* wr* a19a16 dt/r* den* 44 存储器读总线周期 t4t3t2t1 ale clk a19/s6a16/s3 a15a8 ad7ad0 a15a8 a7a0 输入数据 a19a16 s6s3 io/m* rd* t1状态输出20位存储器地址a19a0 io/m*输出低电平，表示存储器操作； ale输出正脉冲，表示复用总线输出地址 t2状态输出控制信号rd* t3和tw状态检测数据传送是否能够完成 t4状态前沿读取数据，完成数据传送 45 i/o读总线周期 t4t3t2t1 ale clk a19/s6a16/s3 a15a8 ad7ad0 a15a8 a7a0 输入数据 s6s3 io/m* rd* 0000 t1状态输出16位i/o地址a15a0 io/