基于VHDL语言的数字频带系统的建模与设计_毕业设计.doc

基于 vhdl 语言的数字频带系统的建模与设计 目录 设计总说明 i introduction .ii 1 绪论 1 1.1 设计的意义与背景.1 1.2 课题研究的主要内容 2 2 数字调制与解调的原理 3 2.1 数字调制与解调概述 3 2.2 2ask 的调制与解调的原理4 2.3 2fsk 的调制与解调的原理6 2.4 2cpsk 的调制与解调的原理.9 2.5 2dpsk 的调制与解调的原理11 3 软件和 vhdl 语言以及 quartus简介 .14 3.1 fpga 软件简介.14 3.2 quartus语言简介 17 3.3 vhdl 语言基础.19 4 基于 vhdl 语言的数字频带系统的建模与设计 24 4.1 基于 vhdl 语言的数字频带系统概述.24 4.2 基于 vhdl 语言实现 2ask 的调制与解调 .24 4.2.1 2ask 调制的实现 .24 4.2.2 2ask 解调的实现 .26 4.2.3 2ask 调制解调的仿真波形及分析.29 4.3 基于 vhdl 语言实现 fsk 的调制与解调.31 4.3.1 2fsk 调制的实现.31 4.3.2 2fsk 解调的实现.35 4.3.3 2fsk 调制解调的仿真波形及分析.37 4.4 基于 vhdl 语言的实现 cpsk 的调制与解调39 4.4.1 2cpsk 调制的实现39 4.4.2 2cpsk 解调的实现42 4.4.3 2cpsk 调制解调的仿真波形及分析44 4.5 基于 vhdl 语言实现 2dpsk 的调制与解调 46 4.5.1 2dpsk 调制的实现46 4.5.2 2dpsk 解调的实现48 4.5.3 2dpsk 调制解调的仿真波形及分析50 5 总结 .52 致谢 .53 参考文献 .54 i 数字频带传输系统的建模与设计 设计总说明设计总说明: 数字信号的传输方式分为基带传输和频带传输，在数字频带传输系统中，数 字信号对高频载波进行调制，变为频带信号，通过信道传输，在接收端解调后恢 复成数字信号。数字频带系统的建模与设计通过对于 2ask、2fsk、2psk、dpsk 调制解调的 vhdl 语言的设计，运用 quartus 软件进行编译和仿真，程序经过 编译和仿真完全正确后将程序烧入单片机中，在硬件上实现 2ask、2fsk、2psk、dpsk 调制解调的功能。完成对于数字频带系统的建模与设计。 二进制振幅键控（2ask）是载波信号随着基带信号的振幅变化；二进制频移 键控（2fsk）是载波信号随着基带信号的频率变化；二进制相移键控（2psk）是 载波随着基带信号的相位变化，由于 2psk 体制中相位的不确定性，差分相移键 控（2dpsk）是载波随着基带信号的相对相移变化。数字调制就是将基带信号搬 移到高频载波上，从而降低基带信号的低频分量，使信号与信道特性相匹配，实 现信号在在信道中的传输。解调是接收端将在已调信号从高频载波上搬移下来， 还原成为基带信号。 基于 vhdl 语言实现 2ask、2fsk、2psk、dpsk 调制解调。vhdl(very-high- speed integrated circuit hardware description) 是一种标准的硬件描述语 言，通过用 vhdl 语言编程在 quartus软件上实现 2ask、2fsk、2psk、dpsk 调 制解调。并结合所编的调制解调程序完成对 2ask、2fsk、2psk、dpsk 调制解调 逻辑电路的设计。 在 vhdl 程序经过分析当前文件检查语法错误、分析与编译、分析与综合、 适配后，完成全程编译。可以进行时序仿真，在 quartus 中可以清楚的分析仿 真的波形，根具 2ask、2fsk、2psk、dpsk 调制解调的原理，分析波形的正确性。 数字频带系统的建模与设计 ii 本设计通过 vhdl 语言进行数字频带传输系统的建模、程序设计与仿真、完 成数字频带传输系统电路设计、完成数字频带传输系统的程序设计、完成数字频 带传输系统的仿真、绘制数字频带传输系统的系统设计图、波形仿真图。 关键字：2ask、2fsk、2psk、dpsk、仿真、调制与解调、vhdl 语言 the modeling and design of digital band system introduction： digital signals mode of transmission can be divided into baseband transmission and band transmission. in digital band transmission system, digital signal modulates clipped wave of high frequency and turns to band signal, and returns to digital signal after recipients demodulation through channel transmission. through the design of vhdl language to modulate and demodulate 2ask、2fsk、2psk and dpsk, and through the adoption of quartus to fulfill compilation and simulation, the system debugs itself on single chip, thus reaching the goal of 2ask、2fsk、2psk、dpsk in hardware and achieving the modeling and design of digital band system. by the modeling and design of digital band system, i have a basic understanding of the principle in 2ask、2fsk、2psk and dpsks modulation and demodulation. 2ask-carrier wave signal varies with the amplitude of baseband signal; 2fsk- carrier wave signal varies with baseband signals frequency; 2psk- carrier wave signal varies with the phase of baseband signal; 2dpsk- carrier wave signal varies with relative phase-shifting. digital modulation means relocating baseband signal to clipped wave of high frequency so that the low frequency weight of baseband signal can be declined, signal and channels features are matched, and signal is transferred in channel. demodulation refers to that the recipient makes modulated signal relocate from carrier wave signal of high frequency and return to baseband signal. we aim at realizing the modulation and demodulation of 2ask、2fsk、2psk and dpsk in vhdl language. vhdl(very-high-speed integrated circuit hardware description) is a standard language describing hardware programming through quartus software to finish 2ask、2fsk、2psk and dpsk modulation and demodulation. iii and the design of logic circuit will be completed if combined with the compiled modulation and demodulation process. after the analysis of the current program, checkup of grammatical errors, analysis and compilation, analysis and synthesis, and adaptation, the entire compilation will be achieved. timing sequence can be simulated in quartus and we get the clear analysis of the simulated wave form based on the principle in 2ask、2fsk、2psk and dpsk s modulation and demodulation, and analyze the validity of wave form. key words: 2ask;2fsk;2psk;dpsk; simulation; modulation and demodulation; vhdl language 第 1 页，共 54 页 1 绪论 1.1 设计的意义与背景 随着当今电子信息技术的快速发展，现代计算机技术与微电子技术的结合越来越 紧密，而利用高层次的 vhdl/verilog 语言等硬件描述语言对于现场课编程门阵列 （fpga）和复杂可编程逻辑器件（cpld）进行设计，使之成为集成电路（asic），这 很大程度上缩短了设计的开发周期和开发的成本。vhdl 等设计语言的出现和 asic 的应 用极大地促进了现代通信技术的发展，尤其是对数字通信系统的 asic 芯片的研究有重 要的实践意义。 vhdl 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件 特征的语句外，vhdl 的语言形式和描述风格与句法是十分类似于一般的计算机高级语 言。vhdl 的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个 电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分） ，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一 旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内 外部分的概念是 vhdl 系统设计的基本点。 eda 技术基于计算机为工作平台把数字通信技术、微电子技术和电子设计自动技术 结合了起来，融合应用电子技术、计算机技术、智能化技术等最新研究成果研制而成 的电子 cad 通用软件包。eda 技术主要应用于辅助设计三方面的工作：ic 技术、pcb 设 计、电子电路系统设计，将硬件设计软件化，使之在电子系统设计中能过突破一些技 术瓶颈，加速了通信系统的设计速率，提高了产品的性价比。eda 技术在电子设计数字 系统中有广泛的应用，是当今集成电子电路数字系统设计中的排头兵，随着现代社会 对信息化和数字化的迫切需求，eda 技术必然会进入一个快速飞跃的阶段。 目前通信传输早已不是单一的语音传输，而是包括了图像、文字、视频等复杂业 务的传输，所以对通信系统的性能的要求越来越高，而数字频带系统作为一切数字通 信传输的基础，无论在多么复杂的数字通信传输中数字频带系统永远都会存在，掌握 数字频带系统的原理以及设计，对于复杂的通信系统设计具有基础性的作用，学好它 数字频带系统的建模与设计 第 2 页，共 54 页 也有利于认识和理解以后日新月异的通信产品，对以后再通信领域的发展有重要的意 义。 1.2 课题研究的主要内容 课题主要研究了数字频带系统 vhdl 的建模与设计，主要包括了：能够认识 vhdl， 理解 vhdl 的语法和编程结构，熟悉 vhdl 中的各种函数及逻辑关系；学习并能够熟练 的使用 vhdl 对数字系统进行建模与设计，用 vhdl 实现二进制振幅键控（2ask）、二 进制频移键控（2fsk）、二进制相移键控（2psk）、差分相移键控（2dpsk）的调制与 解调；通过对数字频带系统基于 vhdl 的建模与设计，解决在程序中出现的错误和问题， 提升对于 vhdl 的运用能力；并对应的 vhdl 程序设计关于 2ask、2fsk、2psk、2dpsk 调制解调模型的逻辑电路；完全掌握 2ask、2fsk、2psk、2dpsk 调制解调的基本原理， 并在 quartus软件中实现 2ask、2fsk、2psk、2dpsk 调制解调的仿真，分析其波形， 能够运用调制解调的原理解释所仿真的波形。 在设计基于 vhdl 的数字频带系统的基础上，深入的了解关于 fpga 可编程逻辑电 路的运用，能够自己独立运用 vhdl 设计一些在日常生活中和通信、电子技术的一些常 用的数字电路模型。 第 3 页，共 54 页 2 数字调制与解调的原理 2.1 数字调制与解调概述 调制是指将各种数字基带信号转换成适于信道传输的数字调制信号(已调信号或频 带信号)，解调是在接收端将收到的数字频带信号还原成数字基带信号。 在时域中调制就是用基带信号去控制载波信号的某个或几个参量的变化，将信息 荷载在其上形成已调信号传输，而解调是调制的反过程，通过具体的方法从已调信号 的参量变化中将恢复原始的基带信号。 在频域中调制就是将基带信号的频谱搬移到信道通带中或者其中的某个频段上的 过程，而解调是将信道中来的频带信号恢复为基带信号的反过程. 调制的目的是把要传输的模拟信号或数字信号变换成适合信道传输的信号，这就 意味着把基带信号（信源）转变为一个相对基带频率而言频率非常高的代通信号。该 信号称为已调信号，而基带信号称为调制信号。调制可以通过使高频载波随信号幅度 的变化而改变载波的幅度、相位或者频率来实现。调制过程用于通信系统的发端。在 接收端需将已调信号还原成要传输的原始信号，也就是将基带信号从载波中提取出来 以便预定的接受者（信宿）处理和理解的过程。该过程称为调制解调 计算机内的信息是由“0”和“1”组成数字信号，而在电话线上传递的却只能是模拟电 信号（模拟信号为连续的，数字信号为间断的） 。于是，当两台计算机要通过电话线进 行数据传输时，就需要一个设备负责数模的转换。这个数模转换器就是我们这里要讨 论的 modem。计算机在发送数据时，先由 modem 把数字信号转换为相应的模拟信号， 这个过程称为“调制”，也成 d/a 转换。经过调制的信号通过电话载波传送到另一台计 算机之前，也要经由接收方的 modem 负责把模拟信号还原为计算机能识别的数字信号， 这个过程我们称“解调”，也称 a/d 转换。正是通过这样一个“调制”与“解调”的数模转 换过程，从而实现了两台计算机之间的远程通讯。 数字调制与解调的常用方法 由于数字调制具有离散值的特点，数字调制的方法有两种： （1） 利用模拟调制的方法来实现数字调制，即把数字调制看成模拟调制的一种 特列，把数字信号当成模拟信号的一种特殊情况来处理。 数字频带系统的建模与设计 第 4 页，共 54 页 （2） 利用数字信号离散值的特点通过开关键控载波，从而实现数字调制这种方 法通常称为键控法，比如对载波的振幅、频率和相位进行键控，便可获得振幅键控 （ask） 、频移键控（fsk） 、相移键控（cpsk）和差分相移键控（dpsk）等基本的数字 调制方式。 解调的方式分为相干解调和非相干解调: （1）相干解调 相干解调（coherent demodulation）所谓相干，泛泛地说就是相互干扰，相干解调 是指利用乘法器，输入一路与载频相干（同频同相）的参考信号与载频相乘。 比如原始信号 a 与载频 cos(t + ) 调制后得到信号 acos(t + )； 解调时引入相干（同频同相）的参考信号 cos(t + )，则得到： acos (t+)cos(t+) （2-1） 利用积化和差公式可以得到 a*1/2*cos (t+t+)+cos(t+-t-) =a*1/2*cos (2t+2)+cos(0) =a/2*cos (2t+2)+1 =a/2+a/2cos (2t+2) （2-2） 利用低通滤波器将高频信号 cos(2t+2)滤除，即得原始信号 a。因此相干解调 需要接收机和载波同步；而非相干解调不使用乘法器，不需要接收机和载波同步 （2） 非相干解调 在通信系统中，接收端想要从被调制的高频信号中恢复出原来的数字基带信号， 就需要对接收信号进行解调。所谓非相干解调，即不需提取载波信息（或不需恢复出 相干载波）的一种解调方法。 非相干解调是解调方法的一种，是相对相干解调而言的，非相干解调是通信原理 中的一种重要的解调方法，无论在模拟系统和数字系统中都非常重要。非相干解调的 优点是可以较少的考虑信道估计甚至略去，处理复杂度降低，实现较为简单，但相比 相干解调方法性能下降，从定量角度来看，普遍的结果是非相干解调性能上比相干解 调差 3db。 2.2 2ask 的调制与解调 第 5 页，共 54 页 1. ask 调制的原理 键控是利用载波的幅度变化来传递数字信息，其频率和初始相位保持不变，在 2ask 中，载波幅度只有两种变化状态，分别对应二进制信息“0”和“1” 。一种常用 的也是最简单的二进制监控方式称为通-断键控，其表达式为： at 以概率 p 发送“1”时 ( t ) = （2-3） 0 以概率 1p 发送“0”时 2ask 信号的一般表达式为： s(t) = g(t - n) (2-4) 1 概率为 p 其中: = (2-5) 0 概率为 1p ts 是二进制基带信号时间间隔,g(t)是持续时间为 ts 的矩形脉冲 1 03 时，输出为“1” ，否者输出为“0” ；判决器的功能是：以数字载波为判决 时钟，对计数器的输出信号进行抽样判决，并输出解调后的基带信号。 2ask 解调的框图如图 4-3 所示，采用外部时钟输入，控制分频器，得到数字载波， 并假设时钟信号与发端时钟同步且 2ask 为数字信号。 fpga clk分频器 q start ask 信号 判决基带信号 计数器 m 数字频带系统的建模与设计 第 28 页，共 54 页 图 4-3 2ask 解调方框图 注： 当 q=11 时，对计数器 m 清零； 当 q=10 时，根据计数器 m 的数值，进行判决。 2ask 解调电路如图 4-4 所示 图 4-4(a) 2ask 解调电路的 vhdl 建模电路 寄存器 xx 第 29 页，共 54 页 图 4-4（b）2ask 解调逻辑电路图 2. 2ask 解调的程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity askj is port(clk :in std_logic;-系统时钟 start :in std_logic;-同步信号 x :in std_logic;-调制信号 y :out std_logic);-基带信号 end askj; architecture behav of askj is signal q:integer range 0 to 11;-分频计数器 数字频带系统的建模与设计 第 30 页，共 54 页 signal xx:std_logic;-寄存 x 信号 signal m:integer range 0 to 5; begin process(clk) begin if clkevent and clk=1 then xx=x-clk 上升沿把 x 信号赋给中间信号 xx if start=0 then q=0;-if 语句完成 q 的循环计数 elsif q=11 then q=0; else q=q+1; end if; end if; end process; process(xx,q) begin if q=11 then m=0;-m 计数器清零 elsif q=10 then if m=3 then y=0;-if 语句通过对 m 大小来判决 y else y=1; end if; elsif xxevent and xx1then m=m+1；计 xx 信号的脉冲个数 end if; end process; end behav; 4.2.3 2ask 调制与解调的波形仿真与分析 1. 2ask 信号调制的波形仿真与分析 2ask 信号调制的波形图如图 4-5 所示 第 31 页，共 54 页 图 4-5（a） ask 调制 vhdl 程序仿真图 2ask 调制仿真局部放大图如图 4-5（b）所示 分析： 由图可知，输入时钟 clk 信号就作为载波输入，start 信号为开关信号，当 start 为低电平时即使有时钟信号和基带信号也不会发生调制，只有当 start 信号为高电平 电路才可以实现 2ask 的调制，x 为输入的基带信号，属于低频信号，y 为输出的频带 信号，是基带信号搬移到高频载波上的信号，属于高频信号。由图还可以看出，当输 入 x 为 1101 时，并且基带码长等于载波的 6 个周期，y 输出的频带信号在输入 1 时为 高电平，其频率与 clk 时钟一样，包含了 6 个周期，并且调制信号 y 滞后于输入基带 信号 x 的一个 clk 时间，在 x 输入为 0 时，输出 y 也为 0，这验证了 2ask 调制的原理。 2. 2ask 解调的波形仿真与分析 2ask 解调的波形仿真图如图 4-6 所示 数字频带系统的建模与设计 第 32 页，共 54 页 图 4-6（a）2ask 解调仿真图 图 4-6（b）2ask 解调仿真局部放大图 分析： 由图 4-6（a）可以看出 clk 时钟信号仍然是输入，start 信号为开关信号， 当 start 为低电平时即使有时钟信号和基带信号也不会发生解调，只有当 start 信号 为高电平电路才可以实现 2ask 的解调，x 为高频信号，y 输出为基带信号，当 x 输入 为高电平的时候，y 的输出才有信号，否则为 0 可以看出当 x 输入高电平对应着 y 输出 基带信号的 1011001。由图 4-6（b）解调的放大图可以看出，输出的基带信号 y 滞后 输入的调制信号 10 个时钟周期，在 q=11 时，m 清零，在 q=10 时，根据 m 的大小，进 行对输出基带信号 y 的电平的判决。在 q 为其他时，m 计 xx 的脉冲数。 4.3 基于 vhdl 语言实现 2fsk 调制与解调 第 33 页，共 54 页 4.3.1 2fsk 调制的实现 1. fsk 的建模思想 fsk 调制的方框图如图 4-7 所示 fpga 图 4-7 fsk 调制方框图 fsk 调制的核心部分包括分频器，二选一选通开关等。图 4-7 中两个分频器分别产 生两路数字载波信号；二选一开关的作用是：以基带信号作为控制信号，当基带信号 为“0” ，选通载波为 f1；当基带信号为“1”时，选通载波为 f2。从选通开关输出的 信号就是数字 fsk 信号。图中没有包含模拟电路部分，调制信号为数字信号。 fsk 调制的电路图如图 4-8 所示 图 4-8（a）fsk 调制电路的 vhdl 建模电路 clk分频器 1 start 基带信号 载波 f 载波 f1 分频器 1 二选一 选通开关 调制信号 数字频带系统的建模与设计 第 34 页，共 54 页 图 4-8（b）fsk 调制的逻辑电路图 2. 2fsk 调制的程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fskt is port(clk :in std_logic;-系统时钟 start :in std_logic;-开始调制信号 x :in std_logic;-基带信号 y :out std_logic);-调制信号 end fskt; architecture behav of fskt is signal q1:integer range 0 to 11;-载波 f1 计数器 signal q2:integer range 0 to 3;-载波 f2 计数器 signal f1,f2:std_logic; begin 第 35 页，共 54 页 process(clk) begin if clkevent and clk=1 then if start=0 then q1=0; elsif q1=5 then f1=1;q1=q1+1;-改变 q 后面数字的大小改变占空比 elsif q1=11 then f1=0;q1=0; else f1=0;q1=q1+1; end if; end if; end process; process（clk)-得到载波 f2 begin if clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+1;-改变 q2 后面数字的大小改变占空比 elsif q2=1 then f2=0;q2=0; else f2=0;q2=q2+1; end if; end if; end process; process(clk,x) begin if clkevent and clk1 then if x=0then y=f1;-基带 x=0，输出调制 y=f1 else y=f2;-基带 x=1,输出调制为 y=f2 end if; end if; end process; 数字频带系统的建模与设计 第 36 页，共 54 页 end behav; 4.3.2 2fsk 解调的实现 1. 2fsk 解调建模的思想 2fsk 解调的方框图如图 4-9 所示 fpga 图 4-9 2fsk 解调原理框图 该模型和 2ask 的模型类似，其核心部分是分频器，寄存器、计数器和判决器构 成。图中分频器的分频系数取值对应着调制中（图 4-7）分频器 1 和分频器 2 中较小的 分频系数值，也就是说 fsk 解调器的分频器输出对应着较高的那个载波信号。由于 f1 和 f2 的周期不同，若假设 f1=2f2，且基带信号电平“1” ，对应着载波 f1，基带信号电 平“0”对应载波 f2，则图中计数器以 f1 为时钟信号，上升沿计数，基带信号“1”码 元对应计数个数为载波 f1 的周期，基带信号码元“0”对应计数个数为载波 f2 的周期。 计数器根据两种不同的计数情况，对应输出“0”和“1”两种电平。判决器以 f1 为时 钟信号，对计数器输出信号进行抽样判决，并输出基带信号。 2fsk 解调的电路图如图 4-10 所示 图 4-10（a）2fsk 解调电路的建模电路 基带信号 寄存器 xx clk分频器 start 调制信号 判决计数器 m 第 37 页，共 54 页 图 4-10 (b) 2fsk 调制的逻辑电路图 2. 2fsk 解调的程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fskj is port(clk :in std_logic;-系统时钟 start :in std_logic;-同步信号 x :in std_logic;-调制信号 y :out std_logic);-基带信号 end fskj; architecture behav of fskj is signal q:integer range 0 to 11;-分频计数器 signal xx:std_logic;-寄存 x 信号 signal m:integer range 0 to 5;-计数器 begin process(clk)-对系统时钟进行分频 数字频带系统的建模与设计 第 38 页，共 54 页 begin if clkevent and clk=1 then xx=x-clk 上升沿把 x 信号赋给中间信号 xx if start=0 then q=0;-if 语句完成 q 的循环计数 elsif q=11 then q=0; else q=q+1; end if; end if; end process; process(xx,q) begin if q=11 then m=0;-m 计数器清零 elsif q=10 then if m=3 then y=0;-if 语句通过对 m 大小来判决 y else y=1; end if; elsif xxevent and xx1then m=m+1;-计 xx 信号的脉冲个数 end if; end process; end behav; 4.3.3 2fsk 调制与解调波形仿真与分析 1. 2fsk 调制的波形仿真与分析 2fsk 波形仿真图如图 4-11 所示： 图 4-11（a）2fsk 调制 vhdl 程序仿真图 第 39 页，共 54 页 图 4-11（b）2fsk 调制 vhdl 程序仿真局部放大图 分析： 由图（a）可知，时钟信号 clk 是输入信号，start 信号为开关信号，当 start 为 低电平时即使有时钟信号和基带信号也不会发生调制，只有当 start 信号为高电平电 路才可以实现 2fsk 的调制，x 为输入的基带信号，属于低频信号，y 为输出的频带信 号，是基带信号搬移到高频载波上的信号，属于高频信号。可以看出当 x 输入为 010011 时，输出 y 中数字码元“1”对应着高频载波 f2，数字码元“0”对应高频载波 f1。 由图(b)可以看出载波 f1 和 f2 是由时钟信号经过时钟信号 clk 分频得到的，f1 是 经过 clk12 分频的到的，分 f2 是经过 2 分频得到的，基带码长分别为载波 f1 的 2 个 周期，载波 f2 的 12 个周期，还可以看出输出 y 滞后于载波信号 2 个 clk 时钟。 2. 2fsk 解调的波形仿真与分析 2fsk 解调的波形仿真图如图 4-12 所示 图 4-12（a）2fsk 解调 vhdl 程序仿真图 由 4-12（a）可知，在解调时时钟信号 clk 仍然为输入信号，start 信号为开关信 数字频带系统的建模与设计 第 40 页，共 54 页 号，当 start 为低电平时即使有时钟信号和基带信号也不会发生解调，只有当 start 信号为高电平电路才可以实现 2fsk 的解调。x 输入信号为调制后的频带信号，可以看 出 x 信号是由不同频率的信号间隔构成，输出 y 是解调后的基带信号，可以看出输出, 01001， 其中代码“0”对应着高频信号中的频率比较高的部分，代码“1”对应着高频信号 中频率较低的信号。从图可知，解调正确。 由图 4-12 (b)可知，在 q=11 时，m 清零，在 q=10 的时候，根据 m 的大小，进行 对输出基带 y 进行电平的判决，在 q 为其他值得时候，计数器 m 记下 xx (寄存器 xx) 的脉冲数。输出信号 y 滞后输入信号 x 12 个时钟 clk 图 4-12（b）2fsk 解调 vhdl 程序仿真局部放大图 4.4 基于 vhdl 语言实现 2cpsk 的调制与解调 4.4.1 2cpsk 调制的实现 1. 2cpsk 调制的 vhdl 建模 2cpsk 调制的方框图如图 4-13 所示 clk计数器 start 调制信号已调信号二选一开关 相载波180o0 相载波 第 41 页，共 54 页 图 4-13 2cpsk 的调制方框图 2cpsk 的调制器模型主要由计数器和二选一开关等组成。计数器对外部时钟进行 分频与计数，并输入两位相位相反的数字载波信号；二选一开关的功能是：在基带信 号的控制下，对两路载波信号进行选通，输出的信号即为 2cpsk。 2cpsk 调制电路如图 4-14 所示 图 4-14（a）2cpsk 调制的建模电路 图 4-14（b）2cpsk 调制电路的逻辑电路图 2. 2cpsk 调制的 vhdl 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; 数字频带系统的建模与设计 第 42 页，共 54 页 use ieee.std_logic_unsigned.all; entity pskt is port(clk :in std_logic;-系统时钟 start :in std_logic;-开始调制信号 x :in std_logic;-基带信号 y :out std_logic);-调制信号 end pskt; architecture behav of pskt is signal q:std_logic_vector(1downto 0);-两位计数器 signal f1，f2:std_logic;-载波信号 begin process(clk)此进程主要是产生两重载波信号 f1 和 f2 begin if clkevent and clk=1 then if start=0 then q=“00“; elsif q=“01“ then f1=1;f2=0;q=q+1; elsif q=“11“ then f=0;f2=1;q=“00“; else f1=0;f2=1;q=q+1; end if; end if; end process; process（clk)-得到载波 f2 begin if clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+1;-改变 q2 后面数字的大小改变占空比 elsif q2=1 then f2=0;q2=0; else f2=0;q2=q2+1; 第 43 页，共 54 页 end if; end if; end process; process(clk,x)此进程完成对 x 信号的调制 begin if clkevent and clk1 then if q（0）=1then if x=1 then y=f1;基带 x=1，输出调制 y=f1 else y=f2;-基带 x=0,输出调制为 y=f2 end if; end if; end if; end process; end behav; 4.4.2 2cpsk 解调的实现 1. 2cpsk 解调的 vhdl 建模 2cpsk 解调的建模方框图如图 4-15 所示 fpga 图 4-15 2cpsk 解调方框图 2cpsk 调制器模型主要是由计数器和判决器等组成。图中计数器 q 输出与发端同 步的 0 相数字载波。判决器工作的原理是：把计数器输出的 0 相载波与数字 cpsk 信 基带信号 clk计数器 q start 调制信号判决 数字频带系统的建模与设计 第 44 页，共 54 页 号中的载波进行逻辑“与”运算，当两比较信号在判决时刻都为“1”时，输出为“1” ， 否则输出为“0” ，以实现解调的目的。 2cpsk 解调的电路图如图 4-16 所示 图 4-16（a）2cpsk 解调的 vhdl 建模电路 图 4-16（b） 2cpsk 解调的 vhdl 逻辑电路图 2. 2cpsk 解调 vhdl 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; 第 45 页，共 54 页 use ieee.std_logic_unsigned.all; entity pskj is port(clk :in std_logic;-系统时钟 start :in std_logic;-同步信号 x :in std_logic;-调制 y :out std_logic);-基带信号 end pskj; architecture behav of pskj is signal q:integer range 0 to 3;-分频计数器 begin process(clk)完成对 cpsk 调制信号的解调 begin if clkevent and clk=1 then if start=0 then q=0;-if 语句完成 q 的循环计数 elsif q=0 then q=q+1;-q=0 时根据 x 信号的电平来判决 if x=1 then y=1; else y=0; end if; elsif q=3 then q=0; else q=q+1; end if; end if; end process; end behav 4.4.3 2cpsk 调制解调波形仿真与分析 1. 2cpsk 调制波形仿真与分析 2cpsk 调制波形如图 4-17 所示 由图 4-17（a）可知，载波 f1 和 f2 是经过系统时钟 clk 分频的到的，并且两个载 数字频带系统的建模与设计 第 46 页，共 54 页 波的相位相反，clk 时钟信号在输入端输入，x 为输入的基带信号，可以看出数字代 码为“0101100” 。 图 4-17（a）2cpsk 调制前的波形图 图 4-17（b）2cpsk 调制电路的波形仿真局部放大图 根据图（b） ，y 为输出的调制信号，可以看出在输入数字代码“1”时频带信号的 相位对应为 0 相位，在输入数字代码为“0”时，频带信号的相位为相位，符合180o 2cpsk 调制的原理，并且输出信号 y 滞后载波一个 clk 时钟。 2. 2cpsk 解调的波形仿真与分析 2cpsk 解调的波形如图 4-18 所示 分析：由图可知，clk 时钟仍然在输入端输入， start 信号为开关信号，当 第 47 页，共 54 页 start 为低电平时即使有时钟信号和基带信号也不会发生解调，只有当 start 信号为高 电平电路才可以实现 2fsk 的解调。输入信号 x 为经过 2cpsk 调制后的高频信号，可以 看出此 图 4-18 2cpsk 解调波形仿真图 处仍然是在输入相位为 0 相位对应数字代码“1”时频带信号，频带信号的相位为 相位对应输入数字代码为“0”时，解调输出为“10110” ，满足 2cpsk 解调的原180o 理。并且当 q=0 时，根据 x 的电平来进行判决，输出信号 y 滞后输入信号 x 一个时钟 周期。 4.5 基于 vhdl 语言实现 dpsk 的调制与解调 4.5.1 2dpsk 调制的实现 1. 2dpsk 调制的建模 2dpsk 调制方框图如图 4-20 所示 已调信号二选一开 关 clk计数器 start 绝对码 相对码 异或 cpsk 调制 数字频带系统的建模与设计 第 48 页，共 54 页 图 4-20 2dpsk 调制电路方框图 图中计数器与 2cpsk 调制中计数器功能相同，异或门与寄存器共同完成绝对调相 和相对调相转换功能，将绝对码转换成为相对码。 2dpsk 调制的电路图如图 4-21 所示 图 4-21（a）2dpsk 调制的 vhdl 建模电路 图 4-21（b）2dpsk 调制的 vhdl 逻辑电路图 2. 绝对码到相对码变换的 vhdl 程序 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity dpskt is port(clk :in std_logic; -系统时钟 start :in std_logic; -开始转换信号 第 49 页，共 54 页 x :in std_logic; -绝对码输入信号 y :out std_logic); -相对码输出信号 end dpskt; architecture behav of dpskt is signal q:integer range 0 to 3; -分频器 signal xx:std_logic; -中间寄存信号 begin process(clk,x) -此进程完成绝对码到相对码的转换 begin if clkevent and clk=1 then if start=0 then q=0; xx=0; elsif q=0 then q=1; xx=xx xor x;y=xx xor x; -输入信号与前一个输出信号进 行异或 elsif q=3 then q=0; else q=q+1; end if; end if; end process; end behav; 说明：绝对码变换成为绝对码后，只要再经过 2cpsk 调制就可以实现 2dpsk 调 制了。 4.5.2 2dpsk 解调的实现 1. 2dpsk 解调的建模 2dpsk 解调建模框图如图 4-2