基于FPGA的多功能温度控制器设计.doc

北华航天工业学院毕业论文 i 摘 要 本论文所设计的是一个基于 fpga 的多功能数字温度控制器。本设计克服了传统数 字温度计精度低的缺点，并且除了传统温度计的测量温度功能外还具有一定的控制功能， 能更好的对所测量的温度进行处理，控制模块的加入让其比传统温度计具有更强的实用 性。本设计采用 eda 技术自上而下的设计思路，对系统的结构划分为温度采集模块、 温度显示模块、输入数据对比模块，输出控制模块。在 quartus ii 软件下应用 vhdl 语 言进行电路设计并仿真，根据仿真的结果。该方案能够较好的实现测温功能并且能对温 度进行有效的控制。 关键字：温度控制；fpga；vhdl； 北华航天工业学院毕业论文 ii abstract designed by this paper is a multifunctional digital temperature controller based on fpga. this design overcomes the drawback of traditional digital thermometer low accuracy, and in addition to the traditional thermometer temperature function also has the certain control function, can better handle and on the measured temperature control module to join its than traditional thermometer has stronger practicability. this design adopts the top-down design eda technology, the structure of system is divided into temperature acquisition module, display module, the input data contrast module, output control module. under the quartus ii software circuit design and simulation using vhdl language, according to the result of simulation. the scheme can achieve a better temperature measurement function and can carry on the effective control of temperature. keyords: temperature control fpga vhdl 北华航天工业学院毕业论文 iii 目 录 第 1 章 绪论 .1 1.1 课题背景及国内外研究概况1 1.2 课题相关技术发展1 1.3 课题研究的必要性1 1.4 课题研究的主要内容2 1.5 课题所设计的温度控制器的优点2 第 2 章 fpga 的简介 .3 2.1 fpga 的概述 .3 2.2 fpga 的基本结构 .3 2.3 fpga 系统设计流程 .5 2.4 fpga 开发编程原理 .6 第 3 章 ds18b20 温度传感器简介 8 3.1 传统温度采集器件的简述8 3.2 ds18b20 的引脚 8 3.3 ds18b20 内部结构 8 3.4 ds18b20 的时序 .10 3.5 ds18b20 的工作原理 .11 3.6 ds18b20 的性能特点 .12 3.7 ds18b20 使用过程中的注意事项 .12 第 4 章 quarters ii 软件简介 13 4.1 quartus ii 软件概况13 4.2 软件界面简介.13 4.3 quartusii 的设计流程14 第 5 章 温度控制器的设计总流程 17 5.1 温度控制器系统结构图.17 5.2 ds18b20 温度采集模块的驱动设计 .17 5.3 fpga 温度显示模块的设计 19 5.4 fpga 数据比较模块的设计 19 5.5 flex 10k 开发箱上的下载.20 北华航天工业学院毕业论文 iv 第 6 章 结论 22 附 录 23 附录 1 .23 北华航天工业学院毕业论文 1 基于 fpga 的多功能温度控制器设计 第 1 章 绪论 1.1 课题背景及国内外研究概况 温度控制无论是在工业生产过程中，还是在日常生活中都起着非常重要的作用，而 在当今，我国农村锅炉取暖，农业大棚，养鸡场内等多数都没有实用的温度控制系统， 还有部分厂矿，企业还一直沿用简单的温度设备和纸质数据记录仪，无法实现温度数据 的实时测量与控制。随着社会经济的高速发展，越来越多的生产部门和生产环节对温度 控制精度的可靠性和稳定性等有了更高的要求，而且随着人们日常生活的不断提高，传 统的温度控制器越来越不能满足人们生活中的需要并且传统温度控制器的精度也已经不 能满足对温度要求较为苛刻的生产环节。 1.2 课题相关技术发展 当今电子产品正向功能多元化、体积最小化、功耗最低化的方向发展。现在的电子 产品在设计上与传统的电子产品相比较，显著的区别在于其大量地使用了大规模可编程 逻辑器件，使产品的性能提高，体积缩小，功耗降低。同时广泛运用了现代计算机技术， 提高产品的自动化程度和竞争力，缩短研发周期。eda 技术正是为了适应现代电子技术 的要求，吸收众多学科最新科技成果而形成的一门新技术。 美国 altera 公司的可编程逻辑器件采用全新的结构和先进的技术，加上或最新的 quartus ii 开发环境，更具有高性能，开发周期短等特点，十分方便进行电子产品的 开发和设计。 eda 技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主 要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具， 通过有关的开发软件，自动完成用软件的方式设计电子系统到硬件系统的逻辑编译，逻 辑化简，逻辑分割，逻辑映射，编程下载等工作。最终形成集成电子系统或专用集成芯 片的一门新技术。 1.3 课题研究的必要性 随着社会的不断发展，新产品、新技术层出不穷，电子技术的发展更是日新月异。 可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变着我们的生活， 改变着我们的世界。近些年，随着科技的发展和社会的进步，人们对温度控制器的要求 北华航天工业学院毕业论文 2 也越来越高，不管在哪里，人们都想知道此刻的温度和天气状况等一些信息，传统的温 度控制器由于它的局限性以及不方便性，已不能满足人们的需求。温度控制器需要一次 革命，不管是在性能还是在样式上都将发生质的变化，于是数字温度控制器的时代悄然 来临了。 1.4 课题研究的主要内容 本设计主要研究的是基于 fpga 的数字温度控制器，要求温度采集准确精确，并且 能够自行设定阈值温度。当温度超过阈值温度后，fpga 启动控制功能，根据实际需要 驱动控制器件，实现对温度的调节。 1.5 课题所设计的温度控制器的优点 （1）读数快且不用估读。数显温度计读数特别快, 因为只要将显示器上的数字读出 即可, 不用估读, 节省时间。 （2）测量的精度高。因为能读出 0.01 , 比用精度为 1 或 0.1 的温度计测量精度大大 提高。 （3）测量时间短。数显温度计的热容量小,达到热平衡所需的时间短, 对待测物体的 温度影响小。 （4）电路简单。本测温系统的电路很简单, 所用的原件少, 且造价很低。 （5）测温区域宽。比一般的温度计测量温度的区域宽。 （6）可进行远距离测量。将本温度控制器的导线延长, 完全可进行远距离的测量。 （7）可进行自动控制。与计算机联网, 可进行自动测温、自动控温测量。 （8）应用广。该温度控制器可用于所有的测温场合,不受其他的条件限制。 （9）灵活性强。可根据实际的需要替换元件后便能控制不同的器件。 北华航天工业学院毕业论文 3 第 2 章 fpga 的简介 2.1 fpga 的概述 fpga 是现场可编程门阵列（field programmable gate array）的简称，与之相应的 cpld 是复杂可编程逻辑器件（complex programmable logic device）的简称，两者的功 能基本相同，只是实现原理略有不同，所以有时可以忽略这两者的区别，统称为可编程 逻辑器件或 cpld/pgfa。cpld/pgfa 几乎能完成任何数字器件的功能，上至高性能 cpu，下至简单的 74 电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理 图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正 确性，在 pcb 完成以后，利用 cpld/fpga 的在线修改功能，随时修改设计而不必改动 硬件电路。使用 cpla/fpga 开发数字电路，可以大大缩短设计时间，减少 pcb 面积， 提高系统的可靠性。这些优点使得 cpla/fpga 技术在 20 世纪 90 年代以后得到飞速的 发展，同时也大大推动了 eda 软件和硬件描述语言 vhdl 的进步。 2.2 fpga 的基本结构 fpga 具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编程 的互连资源连接这些逻辑功能块来实现不同的设计。 fpga 一般由 3 种可编程电路和一个用于存放编程数据的静态存储器 sram 组成。 这 3 种可编程电路是：可编程逻辑模块、输入/输出模块（iob-i/o block）和互连资源。 可编程逻辑模块 clb 是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散 布于整个芯片；可编程输入/输出模块（iob）主要完成芯片上的逻辑与外部封装脚的接 口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程 连接开关，它们将各个 clb 之间或 clb、iob 之间以及 iob 之间连接起来，构成特定 功能的电路。 （1）clb 是 fpga 的主要组成部分。图 2-1 是 clb 基本结构框图，它主要由逻辑 函数发生器、触发器、数据选择器等电路组成。clb 中 3 个逻辑函数发生器分别是 g、f 和 h，相应的输出是 g 、f和 h 。g 有 4 个输入变量 g1、g2、g3 和 g4；f 也 有 4 个输入变量 f1、f2、f3 和 f4。这两个函数发生器是完全独立的，均可以实现 4 输 入变量的任意组合逻辑函数。逻辑函数发生器 h 有 3 个输入信号；前两个是函数发生器 的输出 g和 f ，而另一个输入信号是来自信号变换电路的输出 h1。这个函数发生器 能实现 3 输入变量的各种组合函数。这 3 个函数发生器结合起来，可实现多达 9 变量的 逻辑函数。 北华航天工业学院毕业论文 4 clb 中有许多不同规格的数据选择器（四选一、二选一等） ，通过对 clb 内部数据 选择器的编程，逻辑函数发生器 g、f 和 h 的输出可以连接到 clb 输出端 x 或 y，并 用来选择触发器的激励输入信号、时钟有效边沿、时钟使能信号以及输出信号。这些数 据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。 clb 中的逻辑函数发生器 f 和 g 均为查找表结构，其工作原理类似于 rom。f 和 g 的输入等效于 rom 的地址码，通过查找 rom 中的地址表可以得到相应的组合逻辑 函数输出。另一方面，逻辑函数发生器 f 和 g 还可以作为器件内高速 ram 或小的可读 写存储器使用，它由信号变换电路控制。 （2）输入/输出模块 iob。iob 提供了器件引脚和内部逻辑阵列之间的连接。它主 要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成。 每个 iob 控制一个引脚，它们可被配置为输入、输出或双向 i/o 功能。当 iob 控制 的引脚被定义为输入时，通过该引脚的输入信号先送入输入缓冲器。缓冲器的输出分成 两路：一路可以直接送到 mux，另一路经延时几纳秒（或者不延时）送到输入通路 d 触发器，再送到数据选择器。通过编程给数据选择器不同的控制信息，确定送至 clb 阵 列的 i1 和 i2 是来自输入缓冲器，还是来自触发器。 图 2-1 clb 基本结构 当 iob 控制的引脚被定义为输出时，clb 阵列的输出信号 out 也可以有两条传输 途径：一条是直接经 mux 送至输出缓冲器，另一条是先存入输出通路 d 触发器，再送 至输出缓冲器。 iob 输出端配有两只 mos 管，它们的栅极均可编程，使 mos 管导通或截止，分别 经上拉电阻接通 vcc、地线或者不接通，用以改善输出波形和负载能力。 北华航天工业学院毕业论文 5 （3）可编程互连资源 ir。可编程互连资源 ir 可以将 fpga 内部的 clb 和 clb 之 间、clb 和 iob 之间连接起来，构成各种具有复杂功能的系统。ir 主要由许多金属线 段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。 2.3 fpga 系统设计流程 一般说来，一个比较大的完整的项目应该采用层次化的描述方法：分为几个较大的 模块，定义好各功能模块之间的接口，然后各个模块再细分去具体实现，这就是 top down（自顶向下）的设计方法。目前这种高层次的设计方法已被广泛采用。高层次设 计只是定义系统的行为特征，可以不涉及实现工艺，因此还可以在厂家综合库的支持下， 利用综合优化工具将高层次描述转换成针对某种工艺优化的网络表，使工艺转化变得轻 而易举。cpld/fpga 系统设计的工作流程如图 2-2 所示。 图2-2 cpld/fpga系统设计流程 fpga 工作流程说明如下： （1）工程师按照“自顶向下”的设计方法进行系统划分。 （2）输入 vhdl 代码，这是设计中最为普遍的输入方式。此外，还可以采用图形 输入方式（框图、状态图等） ，这种输入方式具有直观、容易理解的优点。 （3）将以上的设计输入编译成标准的 vhdl 文件。 （4）进行代码级的功能仿真，主要是检验系统功能设计的正确性。这一步骤适用于 大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复 北华航天工业学院毕业论文 6 的次数和时间。一般情况下，这一仿真步骤可略去。 （5）利用综合器对 vhdl 源代码进行综合优化处理，生成门级描述的网络表文件， 这是将高层次描述转化为硬件电路的关键步骤。综合优化是针对 asic 芯片供应商的某 一产品系列进行的，所以综合的过程要在相应的厂家综合库的支持下才能完成。 （6）利用产生的网络表文件进行适配前的时序仿真，仿真过程不涉及具体器件的硬 件特性，是较为粗略的。一般的设计，也可略去这一步骤。 （7）利用适配器将综合后的网络表文件针对某一具体的目标器件进行逻辑映射操作， 包括底层器件配置、逻辑分割、逻辑优化和布局布线。 （8）在适配完成后，产生多项设计结果：（a）适配报告，包括芯片内部资源利用 情况，设计的布尔方程描述情况等；（b）适配后的仿真模型；（c）器件编程文件。根 据适配后的仿真模型，可以进行适配后时序仿真，因为已经得到器件的实际硬件特性 （如时延特性） ，所以仿真结果能比较精确的预期未来芯片的实际性能。如果仿真结果达 不到设计要求，就修改 vhdl 源代码或选择不同速度和品质的器件，直至满足设计要求。 最后将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片 cpld/fpga 中。 2.4 fpga 开发编程原理 硬件设计需要根据各种性能指标、成本、开发周期等因素，确定最佳的实现方案， 画出系统框图，选择芯片，设计 pcb 并最终形成样机。 cpld/fpga 软件设计可分为两大块：编程语言和编程工具。编程语言主要有 vhdl 和 verilog 两种硬件描述语言；编程工具主要是两大厂家 altera 和 xilinx 的集成 综合 eda 软件（如 max+plusii、quartusii、foundation、ise）以及第三方工具（如 fpga express、modelsim、synposys svs 等） 。具体的设计输入方式有以下几种： （1）hdl 语言方式。hdl 既可以描述底层设计，也可以描述顶层的设计，但它不 容易做到较高的工作速度和芯片利用率。用这种方式描述的项目最后所能达到的性能与 设计人员的水平、经验以及综合软件有很大的关系。 （2）图形方式。可以分为电路原理图描述，状态机描述和波形描述 3 种形式。有的 软件 3 种输入方法都支持。电路原理图方式描述比较直观和高效，对综合软件的要求不 高。一般大都使用成熟的 ip 核和中小规模集成电路所搭成的现成电路，整体放到一片可 编程逻辑器件的内部去，所以硬件工作速度和芯片利用率很高，但是当项目很大的时候， 该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想的时序电路。在图形 的方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应的输入输出， 最后生成 vhdl 语言描述，送去综合软件综合到可编程逻辑器件的内部。由于状态机到 北华航天工业学院毕业论文 7 vhdl 语言间有一种标准的对应描述方式，所以这种输入方式最后所能达到的工作速度 和芯片利用率主要取决于综合软件；波形描述方式是基于真值表的一种图形输入方式， 直接描述输入与输出的波形关系。这种输入方式最后所能达到的工作速度和芯片利用率 也主要取决于综合软件。 北华航天工业学院毕业论文 8 第 3 章 ds18b20 温度传感器简介 3.1 传统温度采集器件的简述 温度采集时可用的器件主要有模拟器件(热敏电阻，晶体三极管等)和数字温度传感 器。 传统方法多以热电阻和热电偶等为温度敏感元件，但都存在可靠性差，准确度和精 度低的缺点。由这些温度传感器构成的温度测控系统大多存在两大缺点：其一，需要大 量的连线才能把现场传感器的信号送到采集卡上，布线施工麻烦，成本也高；其二，线 路上传送的是模拟信号，易受干扰和损耗。 3.2 ds18b20 的引脚 ds18b20 温度传感器是美国 dallas 半导体公司最 新推出的一种改进型智能温度传感器，与传统的热敏 电阻等测温元件相比，它能直接读出被测温度，并且 可根据实际要求通过简单的编程实现 912 位的数字 值读数方式。 ds18b20 引脚定义如下： （1）dq 为数字信号输入/输出端。 （2）gnd 为电源地。 （3）vdd 为外接供电电源输入端。 3.3 ds18b20 内部结构 图 3-2 ds18b20 内部结构 图 3-1 ds18b20 外形及引脚排列 图 3.2.1 ds18b20 外形及引脚 排列 北华航天工业学院毕业论文 9 ds18b20 内部结构主要由 4 部分组成：64 位光刻 rom、温度传感器、非挥发的温 度报警触发器 th 和 tl、配置寄存器。 （如图 3-2） 光刻 rom 中的 64 位序列号是出厂前被光刻好的，它可以看作是该 ds18b20 的地 址序列码，这样就可以实现一根总线上挂接多个 ds18b20 的目的。 64 位光刻 rom 的排列是：开始 8 位（28h）是产品类型标号，接着的 48 位是该 ds18b20 自身的序列号，最后 8 位是前面 56 位的循环冗余校验码 （crc=x8+x5+x4+1） 。 ds18b20 温度传感器的存储器。ds18b20 温度传感器的内部存储器包括一个高速暂 存 ram 和一个非易失性的可电擦除的 eeprom，后者存放高温度和低温度触发器 th、tl 和结构寄存器。 ds18b20 中的温度传感器可完成对温度的测量，以 12 位转化为例：用 16 位符号扩 展的二进制补码读数形式提供，以 0.0625/lsb 形式表达，其中 s 为符号位。即所测温 度值为 t=t*0.0625。 ds18b20 温度值格式如表 3-1 所示。高五位都是符号位，在读取温度时只需 msb 中 的低四位和 lsb 的整个字节。如果需要作温度校验，就需要将整个暂存器的 9 个字节都 读完，并且当传感器存储的 crc 值与总线控制器计算出的 crc 不符时，自身没有停止序 列传输的电路。这部分是需要设计者自行设计的。 表 3-1 温度寄存器格式 lsb bit 7bit 6bit 5bit 4bit 3bit 2bit 1bit 0 7 2 6 2 5 2 4 2 3 2 2 2 1 2 0 2 msb bit 15bit 14bit 13bit 12bit11bit 10bit 9bit 8 sssss 10 2 9 2 8 2 低 5 位一直都是“1” ，tm 是测试模式位，用于设置 ds18b20 在工作模式还是在测试 模式。在 ds18b20 出厂时该位被设置为 0，用户不要去改动。r1 和 r0 用来设置分辨率， 如表所示（ds18b20 出厂时被设置为 12 位） 。 高速暂存器 字节地址暂存器内容 0温度 lsb 1温度 msb 2th 用户字节 1* 3tl 用户字节 2* 4配置寄存器* 5保 留 位 （ffh） 6保 留 位 (0ch) 7保 留 位 (10h) 8 crc* eeprom th 用户字节 1* tl 用户字节 2* 配置寄存器* 图 3-3 ds18b20 的存储器 北华航天工业学院毕业论文 10 3.4 ds18b20 的时序 与 ds18b20 间的任何通讯都需要以初始化序列开始，一个复位脉冲跟着一个存在脉 冲表明 ds18b20 已经准备好发送和接收数据。 在初始化序列期间，总线控制器拉低总线并保持 480us 以发出（tx）一个复位脉冲， 然后释放总线，进入接收状态（rx） 。单总线由 5k 上拉电阻拉高电平。当 ds18b20 探测 到 i/o 引脚上的上升沿后，等待 15-60us，然后发出一个由 60-240us 低电平信号构成的 存在脉冲。总线控制器初始化写时序后，ds18b20 在一个 15us 到 60us 的窗口内对 i/o 线采样。如果线上是高电平，就写 1。低电平就写 0。 图 3-4 ds18b20 初始化时序图 写时序有写 0 和写 1 两种。总线控制器通过写 1 时序写逻辑 1 到 ds18b20，写时序 写逻辑 0 到 ds18b20。所有写时序必须最少持续 60us，包括两个写周期间至少 1us 的恢 复时间。当总线控制器把数据线从高电平拉到低电平时，写时序开始。 总线控制器要产生一个写时序，必须把数据线拉到低电平后释放，在写时序开始后 的 15us 释放总线。当总线被释放的时候，5k 的上拉电阻将拉高总线。总控制器要生成 一个写 0 时序，必须把数据线拉到低电平并持续保持至少 60us。 所有的读时序必须最少 60us，包括两个读周期间至少 1us 的恢复时间。当总线控制 器把数据线从高电平拉到低电平时，读时序开始，数据线必须至少保持 1us，然后总线 被释放。在总线控制器发出读时序后，ds18b20 通过拉高或拉低总线上来传输 1 或 0、当 传输逻辑 0 结束后，总线将被释放，通过上拉电阻回到上升沿状态。从 ds18b20 输出的 数据等到时序的下降沿出现后 15us 内有效。因此，总线控制器在读时序开始后必须停止 把 i/o 脚驱动为低电平 15us，以读取 i/o 脚状态。 北华航天工业学院毕业论文 11 图 3-5 ds18b20 读写时序图 3.5 ds18b20 的工作原理 ds18b20 测温原理如图 3-6 所示。图中低温度系数晶振的振荡频率受温度影响很小， 用于产生固定频率的脉冲信号送给计数器 1。高温度系数晶振随温度变化其振荡率明显 改变，所产生的信号作为计数器 2 的脉冲输入。计数器 1 和温度寄存器被预置在55 所对应的一个基数值。计数器 1 对低温度系数晶振产生的脉冲信号进行减法计数，当计 数器 1 的预置值减到 0 时，温度寄存器的值将加 1，计数器 1 的预置将重新被装入，计 数器 1 重 新开始对低温度系数晶振产生的脉冲信号进行计数，如此循环直到计数器 2 计 数到 0 时，停止温度寄存器值的累加，此时温度寄存器中的数值即为所测温度。图 3-6 中的斜率累加器用于补偿和修正测温过程中的非线性，其输出用于修正计数器 1 的预置 值。 图 3-6 ds18b20 温度测量原理图 北华航天工业学院毕业论文 12 3.6 ds18b20 的性能特点 （1）采用单总线专用技术，既可通过串行口线，也可通过其它 i/o 口线与微机接口， 无须经过其它变换电路，直接输出被测温度值（9 位二进制数，含符号位） ； （2）测温范围为-55+155，测量分辨率为 0.0625； （3）内含 64 位经过激光修正的只读存储器 rom； （4）适配各种系统； （5）用户可分别设定各路温度的上、下限； （6）内含寄生电源； （7）零待机功耗 ； （8）可通过数据线供电，电压范围为 3.05.5； （9）负电压特性，电源极性接反时，不会因发热而烧毁，但不能正常工作。 3.7 ds18b20 使用过程中的注意事项 ds1820 虽然具有测温系统简单、测温精度高、连接方便、占用口线少等优点，但 在实际应用中也应注意以下几方面的问题： （1） 小的硬件开销需要相对复杂的软件进行补偿，由于 ds18b20 与微处理器间 采用串行数据传送，因此 ，在对 ds18b20 进行读写编程时，必须严格的保证读写时序， 否则将无法读取测温结果。在使用 pl/m、c 等高级语言进行系统程序设计时，对 ds18b20 操作部分最好采用汇编语言实现。 （2）在 ds18b20 的有关资料中均未提及单总线上所挂 ds18b20 数量问题，容易使 人误认为可以挂任意多个 ds18b20，在实际应用中并非如此。当单总线上所挂 ds18b20 超过 8 个时，就需要解决微处理器的总线驱动问题，这一点在进行多点测温系 统设计时 要加以注意。 （3）连接 ds18b20 的总线电缆是有长度限制的。试验中，当采用普通信号电缆传 输长度超过 50m 时，读取的测温数据将发生错误。当将总线电缆改为双绞线带屏蔽电缆 时，正常通讯距离可达 150m，当采用每米绞合次数更多的双绞线带屏蔽电缆时，正常 通讯距离进一步加长。这种情况主要是由总线分布电容使信号波形产生畸变造成的。因 此，在用 ds1820 进行长距离测温系统设计时要充分考 虑总线分布电容和阻抗匹配问题。 （4）在 ds18b20 测温程序设计中，向 ds18b20 发出温度转换命令后，程序总要等 待 ds18b20 的返回信号，一旦某个 ds18b20 接触不好或断线，当程序读该 ds18b20 时， 将没有返回信号，程序进入死循环。这一点在进行 ds18b20 硬件连接和软件设计时也要 给予一定的重视。测温电缆线建议采用屏蔽 4 芯双绞线，其中一对线接地线与信号线， 北华航天工业学院毕业论文 13 另一组接 vcc 和地线，屏蔽层在源端单点接地。 北华航天工业学院毕业论文 14 第 4 章 quarters ii 软件简介 4.1 quartus ii 软件概况 quartusii 是 altera 公司的综合性 pld/fpga 开发软件，支持原理图、 vhdl、veriloghdl 以及 ahdl（altera hardware description language）等多种设计输 入形式，内嵌的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 pld 设计流 程。 quartusii 可以在 xp、linux 以及 unix 上使用，除了可以使用 tcl 脚本完成设计流 程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中， 易学易用等特点。 quartusii 支持 altera 的 ip 核，包含了 lpm/megafunction 宏功能模块库，使用户可 以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 eda 工具 的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方 eda 工具。 此外，quartusii 通过和 dsp builder 工具与 matlab/simulink 相结合，可以方便地实 现各种 dsp 应用系统；支持 altera 的片上可编程系统（sopc）开发，集系统级设计、 嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。 maxplus ii 作为 altera 的上一代 pld 设计软件，由于其出色的易用性而得到了广泛 的应用。目前 altera 已经停止了对 maxplusii 的更新支持，quartusii 与之相比不仅仅是 支持器件类型的丰富和图形界面的改变。altera 在 quartusii 中包含了许多诸如 signaltapii、chip editor 和 rtl viewer 的设计辅助工具，集成了 sopc 和 hardcopy 设 计流程，并且继承了 maxplusii 友好的图形界面及简便的使用方法。 4.2 软件界面简介 启动 quartus 8.1，单击开始按扭，在程序菜单中选择 quartus8.1 ，可以启动 quartus8.1。其初始界面如图 4-1 所示。新建工程方法如图 4-2。 在图 4-2 中的第一个空白处需添入新建工程工作目录的路径，为便于管理，quartus ii 软件要求每一个工程项目及其相关文件都统一存储在单独的文件夹中。第二个空白处 需添入新建的工程名称。第三个空白处需添入的是工程的顶层设计实体名称，要求顶层 设计实体名称和新建的工程名称保持一致。 北华航天工业学院毕业论文 15 图 4-1 软件启动界面 图 4-2 新建工程界面 4.3 quartusii 的设计流程 quartusii 软件包括不同的设计输入方法（原理图、文本） 、综合仿真工具、时限分 析工具、功率评估工具、pld 布局布线工具和产品验证工具。quartusii 软件允许在设计 流程的每个阶段使用 quartusii 图形用户界面、eda 工具界面或命令行界面，用户可以 北华航天工业学院毕业论文 16 根据设计的需要选择整个设计流程用一个界面完成还使用多个界面完成。quartusii 的设 计流程如图 4-3 所示。 图 4-3 quartus ii 的设计流程 1、将所设计的电路的逻辑功能按照开发系统要求的形式表达出来的过程称为设计输 入。 设计输入有如下三种方式： （1）原理图输入方式 适用于对系统及各部分电路很熟悉的场合。 （2）硬件描述语言输入方式 硬件描述语言是用文本方式描述设计，硬件描述语言有 abel、ahdl、vhdl、verilog 等，其中 vhdl 和 verilog 已成为 ieee 标准。 （3）波形输入方式 2、quartus编译器的主要任务是对设计项目进行检查并完成逻辑综合，同时将项 目最终设计结果生成器件的下载文件。编译开始前，可以先对工程的参数进行设置。全 编译的过程包括分析与综合（analysis use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port( clk: in std_logic; -20mhz clk1m: out std_logic); end div; architecture behavioral of div is signal clk_temp : std_logic; begin process (clk) variable cnt1: std_logic_vector(3 downto 0); begin if rising_edge(clk) then if cnt1=“1001“ then cnt1:=“0000“; clk_temp led2=0 and cnt=500 and cnt=510 and cnt=750) then -等待 750us 后进入 alarm search rom 命令； cnt led2 case write_byte_cnt is when 0 to 7= if (writ