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24位高精度数据采集课程设计指导老师: 姓名： 班级： 学号: 日期:2011年1月 5日24位高精度数据采集设计一、课程设计内容采用ad7710+mcu的方案设计出一个24位高精度数据采集系统并能通过串口将数据传输给pc机。二、课程设计目的1、熟悉利用图书馆和网络资源查阅资料。2、学习24位高精度数据采集设计的方法。3、通过此课程设计进一步的了解、掌握、和熟悉单片机开发的使用方法及汇编或者c语言的编程方法。4、会将设计代码下载到8051芯片内部，并通过使用硬件设备验证设计的正确性。5、学会制作电路板。三、课程设计背景介绍随着计算机技术的快速发展和普及，数据采集系统也迅速得到应用。在科学研究中，应用数据采集系统可获得大量的动态信息，是研究瞬间物理过程的有力工具，也是获取科学奥秘的重要手段之一。数据采集技术是一项基本的实用性技术，它被广泛应用于图像处理、振动测试、语音信号分析和瞬态信号分析等众多领域。目前不同性能指标的通用或专用的数据采集系统，在各种领域中随处可见。数据采集系统从广义上讲是一个数据信号收集装置、能够将被收集的信息（电信号）转换为一种统一标准格式的信号，然后进行存储、处理、交换（甚至用于控制某个执行机构）。被收集的数据信号通常是电学量，如电压、电流等，对其他物理量（如温度、压力等）的采集则是通过一种叫传感器的装置进行交换，使之成为电学量。信号的类型可以是模拟量、频率量、脉冲量、开关量等。高精度数据采集系统比一般数据采集系统要复杂得多，需要考虑的因素比较多，不同技术指标之间往往湖湘影响、制约，是一个复杂的系统工程，需要用系统的思想来综合考虑。综合起来，其基本要点一般有以下几个大的方面：a、对应用环境的深入调研b、设计模拟通道c、ad转换器件和电压基准源的选择哪个d、系统控制及电路结构设计考虑e、数据存储于数据通信问题f、可靠性及低功耗问题的考虑四、ad7710简介41、ad7710工作原理ad7710以一定的速率对模拟输入信号连续采样，采样速率受系统时钟的控制。采样信号经pga放大，使其输出电平满足电荷平衡adc的要求，然后转换成数字脉冲序列。该序列经数字滤波器处理后，以内部数字滤波器的一阶陷波频率确定的速率更新输出寄存器的数据。寄存器中的数据可以从双向串口随机读出。 42、ad7710管脚图及管脚说明ad7710提供多种封装形式，其中24脚双排直插封装的引脚排列如下：图1 ad7710管脚图其中各个管脚功能描述如下表：sclk：串口输人输出时钟引脚。当mode引脚接高电平时，sclk输出串行时钟脉冲，器件工作在内部时钟模式；当mode引脚接低电平时，sclk作为输入引脚使用，器件工作在外部时钟模式。mclkin，mclkout：系统时钟信号。引脚分别接晶振的两端即可产生内部系统时钟。a0：地址输入。低电平时，可以对控制寄存器进行读写操作；高电平时，可以对数据寄存器或校准寄存器进行读写操作。/sync：同步信号。用于多个ad7710时的内部数字滤波器的同步。mode：模式选择。高电平时，处于内部时钟模式；低电平时，处于外部时钟模式。anl(+)，anl(一)，an2(+)，an2(一)：双通道差分输入引脚。vss：模拟电压源负端。单电源工作时，与agnd引脚短接。avdd：模拟电压源正端。vbias：偏置电压输入引脚。refin(+)，refin(一)：参考电压的正负输入引脚。ref out：内部参考电压的输出引脚。iout：补偿电流输出引脚，可以通过控制寄存器关断或开启。agnd：模拟地。/tfs：发送帧同步信号，低电平有效。/rfs：接收帧同步信号，低电平有效。/drdy：数据输出状态引脚。引脚输出的信号由高变低时，表明数据转换已经结束，等待输出。sdata：数据输入输出引脚，引脚功能受tfs和dvdd：数字电压源正端，接+5v。dgnd：数字地。43、ad7710控制寄存器ad77l芯片内部有三个24位的寄存器，它们是命令控制寄存器、数据寄存器和校验寄存器。命令控制寄存器控制ad7710的滤波转折点、输入增益、通道选择、信号极性、校验方式、电源方式等参数的设置。校验奇存器得到ad7710的自校验结果。读写ad7710芯片寄存器由引脚a0的输入电平决定，当a0输人为低电平时，读写命令控制寄存器，否则读取数据寄存器和校验寄存器的结果。ad7710的命令控制寄存器控制字如下表：md2md1md0g2g1g0chpdwliobob/ufs11fs10fs9fs8fs7fs6fs5fs4fs3fs2fs1fs0其中md2，md1，md0为操作方式控制位，其含义如下表所示：操作模式操作模式说明md2 md1 md0000标准模式。这是芯片运行的标准模式，将 a0 置1，可对数字寄存器进行读操作。内部电源复位后寄存器的这几位将进入这一默认状态。001激活自校准模式。这种自校准模式由ch 控制。这是一步校准，当校准完成后，将回到标准模式。自校准完成后（非drdy）将输出确认信号。在这种模式下，零量程校准可通过内部输入零电平信号实现，满量程校准可通过内部的vref 实现。010激活系统校准模式。这种模式由ch 控制。这是两步校准，首先对选定的输入通道进行零量程校准，校准完成后，（/drdy）将输出确认信号。第一步的最后将进入标准模式。011激活系统校准模式。这是系统校准模式的第二步，在模式中，系统对选定的输入通道进行满量程校准。校准完成后，（/drdy）将再一次输出确认信号。完成后，将进入标准模式。100激活系统补偿校准模式。这种校准模式由 ch 控制。这是一步校准，当校准完成，将回到标准模式，同时由（/drdy）输出确认信号。在这种模式下，零量程对选定的通道进行校准，满量程可通过内部的vref 校准。101激活背景校准模式。这种校准模式由 ch 控制。如果这种模式打开，ad7710 将不断的对参考输入和零点平输入进行自校准。在转化过程将进入这种模式，它可以延长转化时间和降低传输速率。它的优势是当外界温度发生很大变化时，用户不用担心对芯片进行重校准。在这种模式中，零电平输入和vref 以及模拟输入电压都将受到监视，并且，芯片的校准寄存器将能够自动更新。110读写零量程差分校准模式。读写零范围差分校准模式由ch 来选择通道。将a0 置1，可以对芯片进行读操作；将a0 置1，可以对芯片进行写操作。差分模式的读或写操作时数据长度为24 位，不考虑控制寄存器的wl 位。因此，向校准寄存器输入的数据必须是24 位的，否则数据将不能写进校准寄存器。111读写满量程差分校准模式。读写零范围差分校准模式由ch 来选择通道。将a0 置1，可以对芯片进行读操作；将a0 置1，可以对芯片进行写操作。差分模式的读或写操作时数据长度为24 位，不考虑控制寄存器的wl 位。因此，向校准寄存器输入的数据必须是24 位的，否则数据将不能写进校准寄存器。表1 md2，md1，md0位含义g2g1，g0为放大增益控制位，用于设置可编程增益放大器的增益因子。当芯片初始复位后，g2=0，g1=0，go=0，增益为1；g2，g1，g0与放大增益关系如下表：g2g1g0增益备注0001缺省方式，当电源复位后001201040118100161013211064111128表2 g2c1g0位含义ch位决定物理通道的选择，当ch=0时选择通道1，否则选择通道2。pd位为电源省电方式控制位，当pd=0为正常方式(缺省方式)，当pd=1时，芯片进入省电方式运作。wl位为输出字长度控制位，控制ad转换的输出字节数。当wl=0时输出的ad结果位为16位，否则输出的ad结果位为24位。 io位为输出电流补偿控制位，用于控制芯片20ua的补偿电流(可用于温度传感器的冷端补偿)。当io=0时关闭20 ua的补偿电流输出(缺省方式)，否则输出20 ua的补偿电流。bo位为burn out电流输出位，其含义与io位相同。b/u位为输入信号极性控制位，当输入信号为双极性信号时设置bu位为0(缺省方式)，当输入信号为单极性信号时设置bu位为1。fs11fs0位为滤波参数位。将12位数据写进fs11fs0 中，可确定截止频率的大小，滤波器的第一陷波频率的位置和芯片的数据传送速率。如果考虑到它可确定增益大小，它还可以确定芯片的输出噪声（还有有用分辨率）。滤波器的第一陷波频率可用如下等式求得：滤波器的第一陷波频率（fclk in /512）/code（这里的code 指的是与fs0fs11 相等的十进制数，范围时192000）。由于额定的fclk in等于10mhz，因此滤波器的第一陷波频率的范围是9.76hz1.028khz。为了确保ad7710能正常运行，输入给fs0fs11 的二进制数必须在规定的范围之内。43、ad7710时序介绍ad7710提供两种时钟模式。一种为自时钟模式，另外一种为外时钟模式。在本数据采集系统设计中，我们采用的是外时钟模式，故在此省略了自时钟模式时序介绍。下面重点介绍外时钟模式介绍。从 mode 脚输入低电平，ad7710将进入外部时钟模式。在这一模式中，ad7710 的sclk成为输入端，外部时钟通过串连sclk 脚向芯片提供时钟。在外部时钟模式下，可以进行同步数据传送（可用于微处理器如：80c51、87c51、68hc11、68hc05 和数字信号处理器）。441、ad7710读操作ad7710可以对输出寄存器、控制寄存器和校准寄存器进行读操作。读操作时序如下：图2 ad7710一次读操作读取所有数据的时序图在读操作时，a0 必须一直有效。当a01，将对输出寄存器或校准寄存器进行读操作，当a00，将对控制寄存器中进行读操作。（/drdy）的作用取决于芯片输出数据的更新速率和输出寄存器输出数据的速率。当在输出寄存器中的数据可获得时，（/drdy）变成低电平。当数据(24 位或16 位)全部读出时，（/drdy）复位成高电平。如果数据没有完全读出，（非drdy）将一直保持低电平。此时输出寄存器将以输出数据的速率更新数据，但是（/drdy）不会输出确认信号。在这种情况下，读出的数据将是输出寄存器中的最新数据。如果新的数据已经到齐，并且希望能保存在输出寄存器，而此时的输出寄存器没有将数据输出完毕，（/drdy）将不会输出确认信号，这些数据将会丢失。在对控制寄存器和校准寄存器进行读操作时（/drdy）不会受到影响。当（/drdy）为低电平时，只能从输出寄存器读取数据。如果在（/drdy）为高电平时（/rfs）变成低电平，数据无法传送。在对控制寄存器和校准寄存器进行读操作时，（非drdy）不会施加任何影响。对控制寄存器和校准寄存器进行读操作是一样的，只是在这时候（/drdy）将不起任何作用。在对控制寄存器和校准寄存器进行读操作时，受输出数据更新速率影响，（/drdy）可在任何阶段变成低电平，这对控制寄存器和校准寄存器的读操作周期不会有任何影响。在对控制寄存器和校准寄存器进行读操作时，必须同时输出24 位数据。442、ad7710写操作ad7710可以对控制寄存器和校准寄存器进行写操作。读操作时序如下：图3 ad7710一次写操作的时序图在写操作过程中，不会对（/drdy）有任何影响，同样，（/drdy）也不会影响写操作。写操作中，输入的数据必须是24 位的。a0 决定是对控制寄存器还是对校准寄存器进行写操作。在写操作的过程中，a0 必须一直保持有效。和前面所说得一样，在进行读操作和写操作时，串行时钟线必须为低电平。在外部sclk为高电平时需要输入ad7710 的数据必须有效。数据是从高位到低位传输的。五、数据采集系统设计电路主要分为三个部分：数据采样、数据转换、数据传输。在整个电路中，系统由8051单片机进行控制。具体框图如下：pc机8051转换电路采样电路控制rs-232 数据图4 电路框图24位高精度数据采集电路由三个电路组成，将三个电路的接口连起来即成24位高精度数据采集电路图。该图用altium designer 6.9软件画出来，如下图所示：图5 24位高精度数据采集电路图六、分电路设计61、采样电路本电路设计采用简单的采样电路。其电路如下图所示：图6 采样电路在本电路中，我们从电阻r1上获取采样电压。为了减小后续电路对采样电压的影响，我们使用了op07运算放大器。该运算放大器主要有两个作用：a、放大。微弱信号都要进行放大以提高分辨率和降低噪声，也就是使调理后信号的最大电压值和adc的最大输入值相等（当然在这里很难做到这一点，主要是使加大adc的输入电流），这样可以提高精度。b、隔离。从安全的角度把采样电路和转换电路隔离开，防止采样电路输出的瞬时高压破换ad转换器。另一个原因是隔离可使从转换电路等后续电路对采样电路的影响减少。因此隔离可以保证信号的准确性。62、转换电路8051的串行口采用工作方式0(移位寄存器方式)，txd产生时钟脉冲，经过反相作为ad7710的外部时钟。ad7710工作在外部时钟同步方式。ad7710的drdy（数据准备好）与8051的p1.2相连。具体的电路如下所示：图7 转换电路ad7710中数据寄存器控制寄存器、校验寄存器中数据的读写必须按一定的时序关系进行。读数据操作中，8051不断的查询drdy线，串行缓冲器连续读三次，这样可以把24位的数据读人8051的8位串行寄存器。另外，ad7710输出的数据高位在前，而8051串行日首先渎入的是低位，所以在程序中要做一次高低位的转换。存器中数据的写人操作由a0、 /tfs 控制，在数据的读取周期内，/tfs低有效，a0为高，表示向控制寄存器写人数据。a0为低，表示向校验寄存器写人数据sdata为在数据时钟sclk下写入串行数据。具体读取和写入数据流程图如下所示：开始配置8051的串行口工作在方式0置/rfs、/tfs为高电平查询/drdy/drdy=0 ?-=置/rfs为低电平读串口缓存颠倒高低位顺序置/rfs为高电平结束nyx33开始配置8051的串行口工作在方式0置/rfs、/tfs、a0为高电平查询/drdy将起始于某个地址的数据放入累加器中将累加器中的数据写入串口缓存颠倒高低位顺序置/tfs、a0为低电平结束置/tfs、a0为高电平图8 ad7710读取和写入数据流程图63、数据传输要将单片机中获取的数据串口传输给pc机，即pc机需要和单片机进行串行通信，这就要求通信双方都采用一个标准接口，使不同的设备可以方便地连接起来进行通信。由于pc机几乎都具有rs-232c接口，因此单片机通过rs-232c口与pc机通信十分方便。在本设计中即采用这种方式进行通信。然而单片机并没有rs-232c电气接口，要进行通信，必需要进行接口扩展。单片机的串行通信连接图如下所示：图9 单片机的串行通信连接图上位机（即pc机）发出的信号从j1的2口r1 in 送到max232的13脚，经max232转换电平后，从max232的12脚r1 out 送出，送到单片机的rxd脚。单片机发出的信号从txd脚发出，送入max232的11脚t1 in ，经处理后从max232的14脚t1 out送出，送达j3的3脚t1 out。至此，单片机和pc机的通信链路建立完成。七、设计中遇到的问题即解决办法71、问题重述本设计中遇到一个最大的问题就是在两个电路中都用到了单片机的txd和rxd管脚。如在转换电路中，rxd连接ad7710的sdadt（即21管脚），txd经反相器后连接连接ad7710的a0（即3管脚）。具体如下图所示：图10 转换电路中rxd、txd的使用而在数据传输电路中， pc机发出的信号从j1的2口r1 in 送到max232的13脚，经max232转换电平后，从max232的12脚r1 out 送出，送到单片机的rxd脚。单片机发出的信号从txd脚发出，送入max232的11脚t1 in ，经处理后从max232的14脚t1 out送出，送达j3的3脚t1 out。具体如下图所示：图11 传输电路中rxd、txd的使用在这两个电路中，都用到了单片机的rxd、txd，而我们知道在任意时刻，rxd、txd管脚只能控制一个电路，否则将出现时序混乱以致功能混乱，因此我们需要想办法使rxd、txd在任意时刻连接一个电路。71、问题解决为了使rxd、txd在任意时刻连接一个电路（即连接一片芯片），我们想到了采用片选的方法。当单片机要控制ad771