课程设计---直接数字式频率合成器(DDS)的设计.doc

eda 技术课程设计报告技术课程设计报告 课题名称：课题名称： ddsdds 直接数字式频率合成器的设计直接数字式频率合成器的设计 目目 录录 一一 概述概述1 (一） 设计背景及意义.1 (二） 设计要求.1 二二 设计方案设计方案1 (一） 直接数字式频率合成器(dds)的基本结构.1 (二） 基本 dds 结构的常用参量计算.2 (三） dds 的工作原理2 三三 软硬件设计软硬件设计3 (一） vhdl 程序3 (二） rom 源代码7 (三） rom 定制7 (四） 仿真波形图.8 (五） d/a 转换电路8 四四 调试过程调试过程8 五五 实验结果实验结果9 六六 心得体会心得体会9 七七 参考文献参考文献9 直接数字式频率合成器直接数字式频率合成器(dds)(dds)的设计的设计 一、设计任务与要求一、设计任务与要求 1 1、设计任务、设计任务 设计并制作一个直接数字式频率合成器(dds)，包括加法器、寄存器、存储 器和 d/a 转换器，基本结构如图 1 所示： 同步 寄存器 频率字输入 寄存器 同步 寄存器 相位字输入 正弦rom 查找表 d/a 正弦信号输出 clk 系统时钟 相位累加器 相位调制器 n n n mm 数据线位宽 图 1 直接数字式频率合成器(dds)的基本结构 2 2、设计要求、设计要求 a) 输出一路 5v 的正弦波、方波和三角波信号； b) 频率范围：10khz200khz； c) 结果能用示波器显示。 二、设计方案二、设计方案 直接数字式频率合成（direct digital frequency synthesis，简称 dds 或 ddfs）是近年来发展起来的一种新的频率合成技术。其主要优点是相对带宽 很宽、频率转换时间极短（可小于 20ns） 、频率分辨率很高（典型值为 0.001hz） 、全数字化结构便于集成、输出相位连续、频率、相位和幅度均可实 现程控。dds 由于其频率分辨率极低、频率捷变速度极快、频率跳变时相位连 续、相位噪声低、集成度高、体积小、价格较低以及可灵活产生多种信号等传 统频率合成技术无可比拟的优点。 2.12.1 基本基本 ddsdds 结构的常用参量计算结构的常用参量计算 a) dds 的输出频率 fout。 clk n out f fw f 2 b) dds 的产生的相位。 2 2 n pw c) dds 的频率分辨率。 n clk out f f 2 d) dds 的频率输入字 fw 计算。 clk outn f f fw 2 2.22.2 ddsdds 的工作原理的工作原理 2.2.1 相位累加器与频率控制字 fw 每来一个时钟脉冲 fclk，n 位加法器将频率控制字 fw 与累加寄存器输出的 累加相位数据相加，把相加后的结果送至累加寄存器的输入端。累加寄存器一 方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端， 使加法器在下一时钟的作用下继续与频率控制字 fw 相加；另一方面将该值作为 存储器的地址输出相应的波形数据。最后经 d/a 转换成所需要的模拟波形。相 位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就 会产生一次溢出，这样就完成了一个周期，这个周期也就是 dds 信号的频率周 期。 dds 输出信号的频率： =out f * 2 clkn fw f 设基准时钟为 50mhz，累加器为 32 位，则,42949672962 n 假定 fw=001h，则 fout=(1/4294967296)*50 mhz =11.6mhz。可见，通过设 定相位累加器位数和频率控制字可确定输出频率。 2.2.2 相位控制字 pw 每来一个时钟脉冲 fclk，加法器将相位控制字 pw 与累加寄存器输出的数据 相加，把相加后的结果作为波形存储器（rom）的相位取样地址，这样就可把存 储在波形存储器内的波形取样值（二进制编码）经查找表查出，完成相位到幅 值转换。波形存储器的输出送到 da 转换器，将数字量转换成所要求合成频率 的模拟量信号。 2.2.3 数据存储器 数据存储器采用 lpm 模块的 vhdl 文本调用方式实现。 1、rom 的深度为 1024，输出的数据为 8 位； 2、rom_data.mif 可参阅下例，设计时根据 da 转换器的输出极性确定相 应的取样公式。 rom_data.mif 8 位正弦波数据文件，用位正弦波数据文件，用 c 语言生成。语言生成。 rom_data.mif width=8; depth=1024; address_radix=dec; data_radix=dec; content begin 0: 127; 1: 128; 2: 129; 3: 129; . 1019: 123; 1020: 124; 1021: 125; 1022: 125; 1023: 126; end; 三、软硬件设计三、软硬件设计 3.1 vhdl 程序程序 3.1.1 32 位锁存器的 vhdl 程序 library ieee; use ieee.std_logic_1164.all; entity reg32b is port(load :in std_logic; din :in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0); end ; architecture behav of reg32b is begin process(load) begin if loadevent and load=1 then dout(31 downto 0)f32b,b=d32b,s=din32b); u2:reg32b port map(dout=d32b,din=din32b,load=clk); u3:sin_rom1 port map(address=d32b(31 downto 22),q=fout,inclock=clk); end; 3.2rom 定制定制 3.3 仿真波形图仿真波形图 32 位锁存器的仿真波形图 32 位加法器仿真波形图 rom 正弦波得仿真波形图 顶层三角波的仿真波形图 顶层方波的仿真波形图 顶层正弦波的仿真波形图 3.43.4 d/ad/a 转换电路转换电路 数字部分在 eda 实验箱上采用 vhdl 编程实现，输出的信号值由 rom 存储， 采用查表法输出的数字信号经过 d/a 转换器 dac0832 和 lm358（或者为 op07） 运放后产生 0v 到 5v 之间的电压信号。 图 2 d/a 转换单极性输出设计图 四调试过程四调试过程 1、对 aader32b 和 reg32b 的调试 adder32b 是加法器，reg32b 寄存器主要问题是对仿真波形的调整，把各的 +12 +5v 时钟设置统一， 。对 adder32b 加法器的 a,b 设置为十进制，寄存器的设置为 16 进制，结果易于观察，仿真图都验证了结果的正确性。 2、对 dds_vhdl 顶层文件的调试 包括 sin_rom 的三个波形图的制作，包括做三个波形图，正弦波，方波，三 角波的制作，三个波形图通过 c 语言程序实现，生成 zhengxianbo.mif、fangbo.mif、sanjiao.mif 文件，再逐个得出仿真波形图。 3、d/a 转换电路的调试 在做管脚锁定时候出现的问题是 device 的修改，接下来就比较顺利了。 4、输出波形调试 然后是连实际 d/a 电路，和开发板相连接。电路虽然简单，由于疏忽也出 现了一点小问题，导线没有接好，开路了。接着是做开发板的连接，主要是把 管脚锁定的引脚和电路板相联系。都很顺利 五实验结果五实验结果 fword正弦波正弦波方波方波三角波三角波 111.36（khz）22.72（khz）45.44（khz） 211.36（khz）22.72（khz）45.44（khz） 411.36（khz）22.72（khz）45.44（khz） 实验结果证明了结果的正确性实验结果证明了结果的正确性 正弦波的波形图 方波的波形图 三角波的波形图 六心得体会六心得体会 在整个课程设计中，遇到过很多问题，不过解决问题才是关键，才能在实 验中得到经验、获得更牢固的知识。在实验过程中，最开始总是编译有问题， 然后发现自己的没建工程，然后是 license 中的 ip，每次编译的时候我们总是 忽略了这个问题从而出现问题；还有在自己写程序的时候，要注意的一些符号， 笔误方面；还有，我们保存的文件一定要跟自己命名的文件名一致；还有一点 要注意的是，做仿真波形要遭 7.2 做，而引脚锁定要在 10.0 中做，这也是个比 较关键的一个问题，因为 10.0 版本和 7.2 版本对器件的要求不一样，7.2 的版 本需要使用 cyclone iv e ep4ce115f29c8,而在 10.0 版本中需用 cyclone ep2c35f672c8。最后我们要注意的是，与开发板