适用多功能数字钟(EDA技术课程设计).doc

课课 程程 设设 计计 说说 明明 书书 课程设计名称：课程设计名称： eda 技术课程设计 题题 目：目： 适用多功能数字钟 学学 生生 姓姓 名：名： 王 江 海 专专 业：业： 信 息 工 程 学学 号：号： 312007080609114 指指 导导 教教 师：师： 杨 坤 明 日期：2010 年 6 月 18 日 成绩 西华大学课程设计说明书 适用多功能数字钟适用多功能数字钟 摘摘 要：要：verilog 是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和 模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的 cpld 结构，成为设计专用集成电路和其他集成电路的主流。通过应用 verilog hdl 对适用 多功能数字钟的设计，达到对 verilog hdl 的理解，同时对 cpld 器件进行简要了解。 本文的研究内容包括:应用 verilog hdl 对适用多功能数字钟进行设计。 关键词：关键词：适用多功能数字钟；硬件描述语言 abstractabstract： verilog is the most widely used hardware description language.it can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. with the scale of hardware design continually enlarging, describing the cpld with hdl become the mainstream of designing asic and other ic.to comprehend verilog hdl and get some knowledge of cpld device, we design a block with several functions with verilog hdl. this thesis is about to discuss the above there aspects: design apply to the multifunctional digital clock with verilog hdl. keywords：apply to the multifunctional digital clock; hardware description language 西华大学课程设计说明书 目目 录录 1 前言.1 1.1 课题的背景和目的.1 1.2 eda 技术的介绍.1 1.3 eda 技术的发展.2 1.4 eda 技术的发展趋势.2 2 总体方案设计.4 2.2 方案比较.4 2.3 方案论证 5 2.4 方案选择.5 3.单元模块电路简介与设计7 3.1 晶体振荡电路模块7 3.2 jtag 下载电路模块7 3.3 显示电路模块7 3.4 闹钟驱动电路模块8 3.5 电源电路模块8 4.基于 verilog hdl 语言的软件设计.11 5 系统仿真及调试20 6 设计总结.23 6.1 设计小 结.23 6.2 设计收获.23 6.3 设计改进.23 7 致谢24 8 参考文献25 附录一：cpld 中顶层模块连接图.26 附录二：在 quartusii 软件中利用硬件描述语言描述电路后，用 rtl viewers 生 成的对应的电路图如下.27 第 页1 西华大学课程设计说明书 1 前言前言 随着电子技术的发展，现场可编程们陈列 fpga 和复杂可编程逻辑器件 cpld 的 出现，使得电子系统的设计者利用与器件相应的电子软件 cad，可以设计出自己专用 的集成电路 asic 器件。这种可编程 asic 不仅使设产品达到小型化、集成化和和高可 靠性。还减小设计成本和设计周期，而且器件据用用户可编程特性。在现现代计算机 技术和电子工艺的发展，使得现代数字系统的设计和应用进入了新的阶段。电子设计 自动化（eda）技术在数字设计中起的作用越来越重要，新的工具和新的设计方法不 断推出，可编程逻辑器件不断增加新的模块，功能也是越来越强，硬件设计语言也顺 应形势，推出新的标准，更加好用，更加便捷。 1.1 课题的背景和目的课题的背景和目的 二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。芯片 技术的进步是推动全球信息化的动力。因此在二十一世纪掌握芯片技术是十分有必要 的。本次课题是计算机组成原理的课程设计，这次课题旨在通过自己对所需功能芯片 的设计与实现来巩固以前所学的计算机硬件基础知识，同时也提高动手实践的能力， 还有为将来进行更大规模更复杂的开发积累经验。 1.2 eda 技术的介绍技术的介绍 eda 是电子设计自动化（electronic design automation）缩写，是 90 年代初从 cad（计算机辅助设计） 、cam（计算机辅助制造） 、cat（计算机辅助测试）和 cae（计 算机辅助工程）的概念发展而来的。eda 技术是以计算机为工具，根据硬件描述语言 hdl（ hardware description language）完成的设计文件，自动地完成逻辑编译、化 简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下 载等工作。 硬件描述语言 hdl 是相对于一般的计算机软件语言，如：c、pascal 而言的。hdl 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结 构和连接方式。设计者可利用 hdl 程序来描述所希望的电路系统，规定器件结构特征 和电路的行为方式；然后利用综合器和适配器将此程序编程能控制 fpga 和 cpld 内部 结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就 fpga/cpld 开发来说，比较常用和流行的 hdl 主要有 abel-hdl、ahdl 和 vhdl。 第 页2 西华大学课程设计说明书 1.3 eda 技术的发展技术的发展 可将 eda 技术分为三个阶段： （1）七十年代为 cad 阶段，人们开始用计算机辅助进行 ic 版图编辑、pcb 布局布 线，取代了手工操作，产生了计算机辅助设计的概念。 （2）八十年代为 cae 阶段，与 cad 相比，除了纯粹的图形绘制功能外，又增加了 电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程 设计，这就是计算机辅助工程的概念。cae 的主要功能是：原理图输入，逻辑仿真，电 路分析，自动布局布线，pcb 后分析。 （3）九十年代为 esda 阶段，尽管 cad/cae 技术取得了巨大的成功，但并没有把 人从繁重的设计工作中彻底解放出来。在整个设计过程中，自动化和智能化程度还不 高，各种 eda 软件界面千差万别，学习使用困难，并且互不兼容，直接影响到设计环 节间的衔接。基于以上不足，人们开始追求：贯彻整个设计过程的自动化，这就是 esda 即电子系统设计自动化。 1.4 eda 技术的发展趋势技术的发展趋势 目前的 eda 产业正处在一场大变革的前夕，对更低成本、更低功耗的无止境追求 和越来越短的产品上市压力正迫使 ic 供应商提供采用 0.13m 或以下的千万门级的系 统芯片，而这些系统芯片的高复杂性设计更加依赖于 eda 供应商提供全新的设计工具 和方法以实现模拟前后端、混合信号和数字电路的完全整合。然而，这些新的需求为 当代 eda 工具和设计方法带来了不少新的挑战与机会。 例如，如何在工艺上防止模拟电路与数字电路之间的干扰；现有的大部份 eda 工 具最多只能处理百万门级设计规模，随着 ic 设计向千万门级以上规模发展，现有 eda 工具和方法必须进行升级。如何融合各 eda 供应商的工具，以便向 ic 设计界提供更高 效能和更方便的 rtl-to-gdsii 或 conc-ept-to-gdsii 整合设计环境；为保证深亚微米 (0.13m 或以下)和更低内核工作电压(1.8v 或以下)时代的信号完整性和设计时序收 敛，必须采用新的设计方法。 半导体工艺的每一次跃升都促使 eda 工具改变自己，以适应工艺的发展；反过来 eda 工具的进步又推动设计技术的发展。可以说 eda 工具是 ic 设计产业的背后推手。 系统芯片（soc）正在迅速地进入主流产品的行列。由此引发的“芯片就等于整机”的 第 页3 西华大学课程设计说明书 现象，将对整个电子产业形成重大的冲击。种种迹象表明，整个电子产业正在酝酿着 一场深刻的产业重组，这将为许多新兴的企业提供进入这一行业的最佳。 第 页4 西华大学课程设计说明书 2 总体方案总体方案设计设计 2.1 设计内容设计内容 设计一个多功能的数字钟，该数字钟具有下述功能： （1）计时功能：包括时，分，秒。 （2）定时与闹钟功能：能在设定的时间发出闹铃音。 （3）校时功能：对小时，分钟和秒能手动调整以校准时间。 （4）整点报时功能：每逢整点，产生“嘀嘀嘀嘀嘟” ，四短一长的报时音。 2.2 方案比较方案比较 方案一：本方案是采用模拟器件来实现具体的电子钟模块的，计时模块是由 10 进 制，6 进制，24 进制计数器分别级联完成，输出的信号经过七段译码器由数码管显示 出时间，再用三个锁存器模块对设定的具体时间锁存，再由比较器对设定时间和实际 时间进行比较，判定是否相等来实现闹钟功能。 图 2.1 系统总体框图 方案二：本方案采用的是 cpld 芯片及外围电路实现。系统总体构成包括最小系 统部分、晶振模块、电源模块、jtag 下载模块、时间显示模块、闹钟报警模块， cpld 不仅完成对脉冲计数，完成时钟功能，还能同时对信号进行译码，能设定闹钟 时间，和对设定时间比较闹时。 第 页5 西华大学课程设计说明书 图 2.2 系统组成框图 该图是 cpld 内部原理模块图 图 2.3 cpld 内部原理框图 2.3 方案论证方案论证 方案一：该系统是利用数字电路中的进制计数器、译码、触发器、锁存器，比较器 实现。这种小规模数字电路搭建起来比较复杂。在设计中用到的芯片多，控制复杂， 功耗大，在一些小型的设计中还可以，电路稍微复杂，则很难控制其时序，况且输入 组数不能很好的扩展。 方案二：本方案是使用复杂可编程逻辑器件的 cpld 芯片实现。实现起来比较简 单，一些功能模块在 cpld 里面用 verilog hdl 编程实现，比如这次实现的电子钟模 块 cpld 一块芯片就完成了包括七段译码，进制计数，设定闹时时间模块和比较闹时 模块，其实我们还可以在 cpld 内再扩展许多功能，设计方便，利于修改，且开发难 度不高，很适合对于大规模的系统设计，还可以很容易在 quetusii 中仿真系统工作时 序。 2.4 方案选择方案选择 上述两个方案最大的区别就是：方案一采用的是数字编码器等芯片，而方案二是用 复杂可编程逻辑器件 cpld。由于本设计针对电子钟设计使用，而且要求根据相应的 第 页6 西华大学课程设计说明书 要求进行功能扩展，使用 cpld 在此方面更加有优势， ，而且要维护方便，调试简单， 稳定性好，功耗低。基于上述两方案比较，论证，发现方案二更容易实现本次设计的 要求，并且方案二的电路较简单，程序容易控制， ，而且是 eda 的热门技术，所以最 终选择方案二。 第 页7 西华大学课程设计说明书 3.单元模块电路简介与设计单元模块电路简介与设计 3.1 晶体振荡电路模块晶体振荡电路模块 maxepm570 的时钟电路比较简单，在其 2 脚 dclock 输入时钟信号即可。本 系统采用的 50m 有源晶振。3.3v 电源电压对其供电，其原理图如图 3.1 所示： 123456 a b c d 654321 d c b a t itle n u mberr ev is io ns ize b d ate:1 6-ju n -2 01 0s heet o f f ile:d :2 01 0 .6 .1 3 e d a 体体体体体体体体体体体.d dbd raw n b y: c 2 2 0p f jt 3 27 6 8h z r f 2 2m r 1 1 50 k c 1 3 /2 2p f clk体1 体2 体体体体体体体 图 3.1 晶振电路模块 3.2 jtag 下载电路模块下载电路模块 jtag 下载电路是为 maxepm570 在程序用的，其原理图如图 3.2 所示： 123456 a b c d 654321 d c b a t itle n u mberr ev is io ns ize b d ate:1 6-ju n -2 01 0s heet o f f ile:d :2 01 0 .6 .1 3 e d a 体体体体体体体体体体体.d dbd raw n b y: t c k 1 g n d 2 t d o 3 v c c 4 t m s 5 n c 6 n c 7 n c 8 t d i 9 g n d 1 0 j2 jt a g r 2 1 0k r 3 1 0k r 4 1 0k v c c v c c t c k t d o t m s t d i 图 3.2 jtag 下载电路 3.3 显示电路模块显示电路模块 显示电路主要作用是显示延时间和抢答组数。直接用 cpld 驱动两个数码管显示， 数码管为共阴极管，其电路原理图如下： 第 页8 西华大学课程设计说明书 123456 a b c d 654321 d c b a t itle n u mberr ev is io ns ize b d ate:1 6-ju n -2 01 0s heet o f f ile:d :2 01 0 .6 .1 3 e d a 体体体体体体体体体体体.d dbd raw n b y: led-sla led-mha led-mhc led-mhd led-mhe led-hld led-hlc led-hlb led-mhb led-mhf led-mlc led-mlg led-mhg led-hlg led-hlf led-hle led-hla led-mla led-mlb led-mld led-mle led-mlf led-hhd led-hhc led-hha led-hhg led-hhf led-hhe led-slg led-sle led-slf led-sld led-slc led-slb led-hhb led-sha led-shb led-shc led-shd led-she led-shf led-shg a b c d e f g dp l e d -h l a b c d e f g dp l e d -m h a b c d e f g dp l e d -m l a b c d e f g dp l e d -s h a b c d e f g dp l e d -s l a b c d e f g dp l e d -h h 图 3.3 显示电路 3.4 闹钟驱动电路模块闹钟驱动电路模块 报警电路用一个三极管驱动一个蜂鸣器产生，当时钟走到设定的闹钟时间后， cpld 的 beer 管脚会自动的给出高电平，驱动三极管，使蜂鸣器响： 123456 a b c d 654321 d c b a t itle n u mberr ev is io ns ize b d ate:1 6-ju n -2 01 0s heet o f f ile:d :2 01 0 .6 .1 3 e d a 体体体体体体体体体体体.d dbd raw n b y: b e ll 1 b e ll v c c t 1 9 01 4 b eer 图 3.4 蜂鸣报警电路 3.5 电源电路模块电源电路模块 电源电路主要是为系统提供电源，因为 cpld 是 3.3v，故整个系统用 3.3v，用一 个 lm7805 稳压产生一个 5v 电压，然后通过 lm1117 降压为系统需要的标准 3.3v。 外接 68v 直流电压输入，通过二极管整流，电容 c 滤波后送入 lm7805 稳压，一 路送入 lm1117 中降压，一路送入蜂鸣器提供驱动。原理图如下图 3.7 和 3.8 所示： 第 页9 西华大学课程设计说明书 图 3.5 5v 电源电路 图 3.6 3.3v 电源电路 7805 为三端稳压电路，主要的三端稳压电路属性如表 3.1 所示 表 3.1 三端稳压电路 参数 型号 极性pd(w)vi(v)vo(v)iq(a)封装 78050.625/103050.250.055/1t0.92 t0.220 78060.625/103060.30.060/1t0.92 t0.220 78090.625/103090.450.060/1t0.92 t0.220 78120.625/1030120.60.060/1t0.92 t0.220 79050.625/103050.250.055/1t0.92 t0.220 79060.625/103060.30.060/1t0.92 t0.220 79090.625/103090.450.060/1t0.92 t0.220 79120.625/1030120.60.060/1t0.92 t0.220 第 页10 西华大学课程设计说明书 lm1117 是一个低压差电压调节器系列。其压差在 1.2v 输出，负载电流为 800ma 时为 1.2v。 它与国家半导体的工业标准器件 lm317 有相同的管脚排列。lm1117 有可调电压的版本，通过 2 个外部电阻可实现 1.2513.8v 输出电压范围。另外还有 5 个固定电压输出 （1.8v、2.5v、2.85v、3.3v 和 5v）的型号。 lm1117 提供电流限制和热保护。电路包含 1 个齐 纳调节的带隙参考电压以确保输出电压的精度在1%以内。lm1117 系列具有 llp、to.263、sot.223、to.220 和 to.252 d.pak 封装。输出端需要一个至少 10uf 的钽电容来改 善瞬态响应和稳定性。提供 1.8v、2.5v、2.85v、3.3v、5v 和可调电压的型号，节省空间的 sot.223 和 llp 封装及电流限制和热保护功能，输出电流可达 800ma， 线性调整率：0.2% (max) 负载调整率：0.4% (max) 温度范围lm1117：0125 lm1117i：.40125。 第 页11 西华大学课程设计说明书 4.基于基于 verilog hdl 语言的软件设计语言的软件设计 / 多功能数字钟 /*信号定义： clk：标准时钟信号，本例中，其频率为 4hz； clk_1k：产生闹铃音、报时音的时钟信号，本例中其频率为 1024hz； mode：功能控制信号；为 0：计时功能； 为 1：闹钟功能； 为 2：手动校时功能； turn：接按键，在手动校时功能时，选择是调整小时，还是分钟； 若长时间按住该键，还可使秒信号清零，用于精确调时； change：接按键，手动调整时，每按一次，计数器加 1； 如果长按，则连续快速加 1，用于快速调时和定时； hour,min,sec：此三信号分别输出并显示时、分、秒信号， 皆采用 bcd 码计数，分别驱动 6 个数码管显示时间； alert：输出到扬声器的信号，用于产生闹铃音和报时音； 闹铃音为持续 20 秒的急促的“嘀嘀嘀“音，若按住“change“键， 则可屏蔽该音；整点报时音为“嘀嘀嘀嘀-嘟“四短一长音； ld_alert： 接发光二极管，指示是否设置了闹钟功能； ld_hour： 接发光二极管，指示当前调整的是小时信号； ld_min：接发光二极管，指示当前调整的是分钟信号。 */ module clock(clk,clk_1k,mode,change,turn,alert,hour,min,sec,sech,secl,minh,minl,hourh,hourl, ld_alert, ld_hour,ld_min); input clk,clk_1k,mode,change,turn; output alert,ld_alert,ld_hour,ld_min; output7:0hour,min,sec,sech,secl,minh,minl, hourh,hourl; reg7:0 hour,min,sec,hour1,min1,sec1,ahour,amin,sech,secl, minh,minl,hourh,hourl; reg1:0 m,fm,num1,num2,num3,num4; reg1:0 loop1,loop2,loop3,loop4,sound; reg ld_hour,ld_min; reg clk_1hz,clk_2hz,minclk,hclk; reg alert1,alert2,ear; reg count1,count2,counta,countb; 第 页12 西华大学课程设计说明书 wire ct1,ct2,cta,ctb,m_clk,h_clk; always (posedge clk) begin clk_2hz8h54)|(!(min1|sec1) if(sec18h54) alert2=ear/产生短音 else alert2=!ear/产生长音 else alert2=0; end always /秒显示的译码 begin case(sec) 8h00: begin sech=8b11111100;secl=8b11111100; end 8h01: begin sech=8b11111100;secl=8b01100000; end 8h02: begin sech=8b11111100;secl=8b11011010; end 8h03: begin sech=8b11111100;secl=8b11110010; end 8h04: begin sech=8b11111100;secl=8b01100110; end 8h05: begin sech= 8b11111100;secl=8b10110110; end 8h06: begin sech=8b11111100;secl=8b00111110; end 8h07: begin sech=8b11111100;secl=8b11100000; end 8h08: begin sech= 8b11111100;secl=8b11111110; end 8h09: begin sech=8b11111100;secl=8b11100110; end 8h10: begin sech=8b01100000;secl=8b11111100; end 8h11: begin sech=8b01100000;secl=8b01100000; end 8h12: begin sech= 8b01100000;secl=8b11011010; end 8h13: begin sech=8b01100000;secl=8b11110010; end 8h14: begin sech=8b01100000;secl=8b01100110; end 8h15: begin sech= 8b01100000;secl=8b10110110; end 8h16: begin sech=8b01100000;secl=8b00111110; end 8h17: begin sech=8b01100000;secl=8b11100000; end 8h18: begin sech= 8b01100000;secl=8b11111110; end 8h19: begin sech=8b01100000;secl=8b11100110; end 8h20: begin sech=8b11011010;secl=8b11111100; end 8h21: begin sech=8b11011010;secl=8b01100000; end 第 页16 西华大学课程设计说明书 8h22: begin sech=8b11011010;secl=8b11011010; end 8h23: begin sech=8b11011010;secl=8b11110010; end 8h24: begin sech=8b11011010;secl=8b01100110; end 8h25: begin sech= 8b11011010;secl=8b10110110; end 8h26: begin sech= 8b11011010;secl=8b00111110; end 8h27: begin sech=8b11011010;secl=8b11100000; end 8h28: begin sech=8b11011010;secl=8b11111110; end 8h29: begin sech=8b11011010;secl=8b11100110; end 8h30: begin sech=8b11110010;secl=8b11111100; end 8h31: begin sech= 8b11110010;secl=8b01100000; end 8h32: begin sech=8b11110010;secl=8b11011010; end 8h33: begin sech= 8b11110010;secl=8b11110010; end 8h34: begin sech=8b11110010;secl=8b01100110; end 8h35: begin sech=8b11110010;secl=8b10110110; end 8h36: begin sech=8b11110010;secl=8b00111110; end 8h37: begin sech= 8b11110010;secl=8b11100000; end 8h38: begin sech= 8b11110010;secl=8b11111110; end 8h39: begin sech=8b11110010;secl=8b11100110; end 8h40: begin sech= 8b01100110;secl=8b11111100; end 8h41: begin sech= 8b01100110;secl=8b01100000; end 8h42: begin sech=8b01100110;secl=8b11011010; end 8h43: begin sech=8b01100110;secl=8b11110010; end 8h44: begin sech=8b01100110;secl=8b01100110; end 8h45: begin sech=8b01100110;secl=8b10110110; end 8h46: begin sech=8b01100110;secl=8b00111110; end 8h47: begin sech= 8b01100110;secl=8b11100000; end 8h48: begin sech= 8b01100110;secl=8b11111110; end 8h49: begin sech=8b01100110;secl=8b11100110; end 8h50: begin sech=8b10110110;secl=8b11111100; end 8h51: begin sech=8b10110110;secl=8b01100000; end 8h52: begin sech= 8b10110110;secl=8b11011010; end 8h53: begin sech= 8b10110110;secl=8b11110010; end 8h54: begin sech= 8b10110110;secl=8b01100110; end 8h55: begin sech=8b10110110;secl=8b10110110; end 第 页17 西华大学课程设计说明书 8h56: begin sech= 8b10110110;secl=8b00111110; end 8h57: begin sech=8b10110110;secl=8b11100000; end 8h58: begin sech= 8b10110110;secl=8b11111110; end 8h59: begin sech=8b10110110;secl=8b11100110; end endcase end always /分显示的译码 begin case(min) 8h00: begin minh=8b11111100;minl=8b11111100; end 8h01: begin minh=8b11111100;minl=8b01100000; end 8h02: begin minh=8b11111100;minl=8b11011010; end 8h03: begin minh=8b11111100;minl=8b11110010; end 8h04: begin minh=8b11111100;minl=8b01100110; end 8h05: begin minh= 8b11111100;minl=8b10110110; end 8h06: begin minh=8b11111100;minl=8b00111110; end 8h07: begin minh=8b11111100;minl=8b11100000; end 8h08: begin minh= 8b11111100;minl=8b11111110; end 8h09: begin minh=8b11111100;minl=8b11100110; end 8h10: begin minh=8b01100000;minl=8b11111100; end 8h11: begin minh=8b01100000;minl=8b01100000; end 8h12: begin minh= 8b01100000;minl=8b11011010; end 8h13: begin minh=8b01100000;minl=8b11110010; end 8h14: begin minh=8b01100000;minl=8b01100110; end 8h15: begin minh= 8b01100000;minl=8b10110110; end 8h16: begin minh=8b01100000;minl=8b00111110; end 8h17: begin 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minh=8b10110110;minl=8b11100000; end 8h58: begin minh= 8b10110110;minl=8b11111110; end 8h59: begin minh=8b10110110;minl=8b11100110; end 第 页19 西华大学课程设计说明书 endcase end always /小时显示的译码 begin case(hour) 8h00: begin hourh=8b11111100;hourl=8b11111100; end 8h01: begin hourh=8b11111100;hourl=8b01100000; end 8h02: begin hourh=8b11111100;hourl=8b11011010; end 8h03: begin hourh=8b11111100;hourl=8b11110010; end 8h04: begin hourh=8b11111100;hourl=8b01100110; end 8h05: begin hourh= 8b11111100;hourl=8b10110110; end 8h06: begin hourh=8b11111100;hourl=8b00111110; end 8h07: begin hourh=8b11111100;hourl=8b11100000; end 8h08: begin hourh= 8b11111100;hourl=8b11111110; end 8h09: begin hourh=8b11111100;hourl=8b11100110; end 8h10: begin hourh=8b01100000;hourl=8b11111100; end 8h11: begin hourh=8b01100000;hourl=8b01100000; end 8h12: begin hourh= 8b01100000;hourl=8b11011010; end 8h13: begin hourh=8b01100000;hourl=8b11110010; end 8h14: begin hourh=8b01100000;hourl=8b01100110; end 8h15: begin hourh= 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