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ic 设计流程认知实验指导书 电子科学与技术系二oo六年五月2前 言集成电路自诞生以来，经历了小规模、中规模、大规模的发展过程，目前已进入超大规模（vlsi）和甚大规模集成电路（ulsi）阶段，并正向着更高集成度、超小型化、高性能、高可靠性的方向发展。vlsi的进一步发展离不开计算机辅助设计。设计vlsi已成为专业工程师和计算机技术人员应具备的日趋重要的技能。vlsi的应用将会越来越广泛，对其设计的要求将会越过电子工程的界限，进入更广泛的技术领域。作为微电子技术专业的毕业生，掌握eda的设计思路与设计流程是十分必要的，因此，我们专门开设了ic设计流程认知课程设计。其内容是要求同学利用eda工具软件完成大规模集成电路（如4为mcu或其他电路）设计的整个流程。即由集成电路的前端设计（verilog 程序设计、功能仿真以及逻辑综合）到版图设计及验证的全过程。本次课设使用eda工具主要有verilog-xl、vcs、dc以及se。 目 录第一章 大规模集成电路设计与实现11.1 vlsi设计流程11.2 vlsi设计工具11.3 vlsi的设计方法21.3.1正向设计与逆向设计21.3.2非定制与定制的设计方法2第二章 四位mcu的verilog语言实现32.1四位mcu各模块功能简述32.2 verilog描述32.2.1硬件描述语言的输入4第三章 验证与vcs使用103.1vcs的简单使用方法103.1.1什么是vcs103.1.2 vcs的工作方式113.1.3 如何进行仿真和验证113.1.4 vcs的运行方式113.2 alu综合前的编译、仿真步骤与实现113.2.1 无层次化设计仿真113.2.2 层次化设计仿真17第四章 综 合234.1 综合在集成电路整个设计流程中的地位234.2 电路综合的特点与要求244.2.1电路综合的特点：244.2.2 电路综合的要求:254.3 综合的具体步骤254.3.1无层次化设计综合254.3.2层次化设计综合34第五章 综合后的编译、仿真365.1层次化设计365.1.1 verilog_xl365.1.2vcs385.2 层次化设计405.2.1verilog_xl405.2.2 vcs41第六章 布局布线（se）436.1启动se436.2读入工艺库文件 .lef和.ctlf446.3 读入设计文件 .v, .def和.sdf456.4版图布局初始化476.5放置i/o管脚486.6放置电源环和电源条496.7放置标准单元516.8 ctgen时钟树的生成526.9填充filler cell526.10 route-global and final route536.11 验证(连接和尺寸)536.12版图文件、.v文件和时序输出(gds ii&sdf)54第七章 布局布线后的编译仿真557.1 testbench557.2文件准备557.3 start up56第八章设计规则检查&版图原理图一致性比较578.1 what is drc?578.2文件准备578.3 gdsii文件转换成gds文件588.3.1 start up 启动588.3.2 library view_0 库浏览588.3.3 make tf library 生成tf库598.3.4 library view_1库视图1618.3.5 make design library 生成设计库618.3.6 library view_2库视图2638.3.7 stream in gdsii638.3.8 library view_3 库视图3658.3.9 layout view 版图视图658.3.10 stream out gds668.4 drc678.4.1 process summary678.4.2 drc process view688.5 lvs69参考书目71第一章 大规模集成电路设计与实现1.1 vlsi设计流程自顶向下的设计流程： 图1-1vsli的设计包括系统设计，逻辑设计，电路设计和版图设计。为了保证设计的正确性，对每一个阶段的设计结果都要进行计算机模拟和验证。对于复杂的集成电路设计，常用自顶向下（top-down）和自底向上（bottom-up）的层次化设计方法。 设计中反复出现的基本单元（如反相器，与非门，异或门等）和子电路模块（如触发器，计数器，运算放大器，振荡器），往往把它们的符号，版图及性能固化下来，形成与工艺相应的设计单元库。具体设计流程将在后面结合具体电路进行更详细的介绍。1.2 vlsi设计工具 vlsi设计就目前水平，主要依靠由逻辑设计、电路设计、版图设计和测试码生成等诸多功能组合而成的一套软件设计开发系统来完成，也就是vlsi的eda工具。其中包括了设计、模拟、故障诊断、综合、制造以及测试等方面，主要分为以下三大类：1 模拟验证工具：帮助设计者验证设计是否正确，包括逻辑模拟、电路模拟、时域模拟，设计规则与电学规则检查，版图与电路图一致性检查，版图参数提取等。2 设计输入和数据库管理工具：帮助设计者输入设计对象，设计要求和管理设计数据，例如硬件描述与编译，逻辑图与版图的输入编辑等。3 综合设计工具：帮助设计者完成各级的设计，例如系统综合，逻辑综合，版图布局布线模块自动生成等。1.3 vlsi的设计方法1.3.1正向设计与逆向设计 集成电路的层次化设计法可分为系统级、逻辑级、电路级和版图级。正向设计法是指以综合的方法从集成电路的高层次走向低层次，直至完成电路的掩膜版图设计。逆向设计法则恰好与之相反，是以分析的方法从低层次到高层次，对实际芯片进行腐蚀，照相，从得到的版图对其进行逻辑提取，分析其功能和原理，以期获得原设计思想。逆向设计是以逆向剖析为基础，在剖析得到的不同层次上转入正向设计。换而言之，对于一个实际芯片作了逆向剖析之后，得到逻辑图、功能和工作原理，然后即可决定采用例如阵列技术转入正向设计，用cad工具进行逻辑图的描述输入、模拟、测试码生成与设计，生成网表后转入门阵列的自动化版图设计，在生成掩膜版图后进行电学规则、几何规则检查以及电路和版图的一致性检查，并进行版图参数提取。随后再进行后模拟，这样就完成了一个完整的逆向设计。1.3.2非定制与定制的设计方法非定制是对于那些具有标准功能的电路的，例如与非门、异或门、与或非门、触发器、加法器、计数器、存储器等，用户不必事先向厂家定做，设计与生产者也不是针对某些用户具体要求而设计和制造。这类电路是标准化了的，产量大用途广，性价比高，主要是人工设计或人机交互式设计。定制设计指用户以某种特定应用为主向生产厂家定做，设计人员专门为其进行设计。现今vlsi允许在一块芯片上集成一个系统或子系统，日益倾向于以某种特定应用为主的专门集成电路，例如信号处理器，控制器，专用的编码译码器等。用户不必像过去那样用分立的集成块或分立期间进行试验或设计，而是希望把需要的电路系统完整的集成在一块芯片上。用户需向厂家定制这种电路。定制设计又分为全定制设计和半定制设计两种，全定制版图设计适合于生产批量大、电路结构的重复性强、数字与模拟兼容以及有特殊要求的电路。这种设计方法一般是利用人机交互图形系统，由设计人员人工完成各个器件及互连线的版图设计、输入和编辑，实现电路版图到版图的转换。全定制设计方法的特点在于充分利用设计者的经验与创造性，尽可能对每个器件的电路参数与版图参数进行优化，力求达到优良的技术指标。这种电路具有最佳的性能（例如速度和功耗等），芯片面积也能做到最小，但是设计周期较长，成本高，设计效率较低。半定制设计是硅微电子系统的主要设计技术，主要包括门阵列设计技术、标准单元设计技术、以及pld/fpga设计技术等几种设计方法。其特点是预先设计并加工好一些基本单元电路供用户选用，按照用户提出的具体定制要求实现单元之间的布局布线，以实现某种功能要求。也就是说，一部分基本的设计和生产工作在用户定做之前已预先完成，余下的部分工作按用户的要求来定做。此种方法的设计周期短、成本较低，电学性能良好。本设计将采用半定制设计中的标准单元法和全定制设计相结合的设计方法进行设计。第二章 四位mcu的verilog语言实现设计人员用硬件描述语言描绘出硬件的结构和硬件的行为，再结合半导体器件的工艺要求进行仿真、综合，最后生成付诸生产的电路描述或版图参数描述的工艺文件。本文以4bitmcu中的alu为例说明设计全过程。2.1四位mcu各模块功能简述 本设计中的mcu为一功能比较简单的微处理器，其操作数字长4bit。该处理器主要有数据部分与控制部分组成，其中主要包括：（1） 计数器pc，该计数器产生指令地址码控制指令存储器（opmem）输出相应的8位指令代码。（2） 指令存储器opmem，该存储器输入为pc计数器产生的指令地址，经过寻址将输出相应地址对应的指令代码（3） 指令寄存器opreg,寄存器由时钟信号与ir信号共同控制对由指令存储器输出的指令代码进行缓存。（4） 控制器controler,它以当前指令、时钟、运算结果、外部电路的控制信号为输入，产生相应的控制码，向数据通道各部件、存储器、以及其他外围单元发出控制信号，控制数据在寄存器、存储器内的读/写操作，i/o部件进行数据交换，控制alu进行指定的运算。该控制器实际为一译码电路将当前执行的指令代码、mcu其他部件的状态信号经译码产生控制码，送到数据部分和mcu其他部件，使其产生相应动作。（5） 算术逻辑单元alu，对操作数进行算术运算和逻辑运算，产生运算结果和进位等标志。（6） 内部存储器ram，该随机存储器采用4x4结构，由16个触发器组成，在存储器当中存储了alu单元所需要的操作数（7） 输出锁存器，该锁存器由en信号控制产生输出。除此以外，该mcu还包括各种数据选择器、寄存器、缓冲器等部件。其中，alu、ram、数据总线、各寄存器构成了数据部分；pc计数器、指令存储器、专用指令寄存器、控制器等构成了控制部分。下面将以运算单元alu为例作详细介绍。 alu是整个微处理器系统的核心部件，它主要负责进行各种数学运算以及逻辑运算。在标准mcu中alu包括两操作数之间的加运算、减运算、求补、左移/右移即乘法与除法运算等数学运算，还包括可进行and、or、not和xor等逻辑运算的逻辑电路。2.2 verilog描述本书通过介绍alu两种设计方案：无层次化设计、层次化设计的实现来介绍数字集成电路的设计流程。2.2.1硬件描述语言的输入2.2.1.1真值表2.2.1.2 结构图1 无层次化设计的结构图图2-12 层次化设计的结构图图2-22.2.1.3 无层次化设计代码1 、alu图2-32 alu_tb图2-42.2.1.4 层次化设计代码1 decoder图2-52 fout_bit图2-63 fout_bit_alu图2-74 single_bit图2-85 top图2-96 alu_tb图2-10第三章 验证与vcs使用 当代码编写完之后，如何确定代码是否正确，代码能不能符合设计要求，能不能完成所需要的功能，这就是验证所要做的工作。验证在设计中有很重要的地位，从设计流程中可以看到，几乎设计工作每前进一步，都要进行验证。对验证的要求，大多数人认为只要编译通过之后，能实现功能就可以了，其实决不仅仅这么简单，验证的目的应该是尽量多的找到代码中的错误，不管是编写错误还是功能错误，找出的错误越多，验证工作就做的越来越好。既然验证这么重要，如何进行验证呢？对于验证来说，不同等级的验证，它的方法是不一样的。什么是验证的等级，从设计流程图3.1可以看到，验证可以大致分为单独子模块验证、功能模块验证、系统顶级验证。 单独子模块验证：需要做的工作是验证它的功能和逻辑是否符合设计要求 功能模块验证：需要验证这个模块的功能可不可以满足要求，是否会有非法数据或不该有的输出，错误的状态等。 系统顶级验证：更关注于系统整体的行为方式、模块间的联系和通讯、总线信号、数据流路径是否满足设计要求，数据处理或时序正确与否等。验证需要一个支持的平台，这就是test_bench，在这个测试平台上，有激励信号产生器、被测模块、响应分析和监测器。 激励与控制：输入端口设置，测试向量，测试模式设置。 响应分析器和监测器：可以及时监控输出信号变化，可以判断输出信号是正确、合法、错误、非法等。stimulus&controlmonitor&analyzermodule 图3-1test_bench可以用verilog描述语言搭建，也可以用c语言编写，如果用c语言编写，还需要相关的编译器并和与verilog的接口。3.1vcs的简单使用方法3.1.1什么是vcsvcs的全称是verilog compile simulator，是synopsys公司的强有力的电路仿真工具，可以进行电路的时序模拟。3.1.2 vcs的工作方式vcs运行首先把输入的verilog源文件编译，生成可执行的模拟文件，也可以生成vcd或者vcd记录文件，运行这个可执行的文件，可以进行调试与分析 ，或者查看生成的vcd或vcd记录文件，同时还生成了一些供分析和查看的文件，以便于调试。3.1.3 如何进行仿真和验证仿真测试一个模块的大致步骤如下：（1） 首先需要编写好模块的verilog代码。（2） 搭建test_bench，充分了解被测模块的特性，编写测试向量，输入端口的激励，编写响应分析和监测部分。（3） 运行vcs进行模拟，查看输出或者波形。（4） 若发现错误，分析错误类型和原因，修改代码或者修正测试方法，直到符合测试要求。3.1.4 vcs的运行方式vcs图形化方式有两种模式：interactive模式、post-processing模式。interactive的工作模式比较适合一个正在debug的设计，通过查看仿真结果，直接对一个正在调试的设计进行修改，然后rebuild进行调试，而不需要退出vcs环境；而post-process工作模式比较适合已经调试成熟的设计，可以保存和读取vcd波形文件，所以允许多人同时调试同一个设计，在较大规模的设计中很有用处，可以节省仿真时间，因其可以避开重新仿真所花费的时间，只要对已保存的vcd文件进行读取即可。3.2 alu综合前的编译、仿真步骤与实现 本节通过对alu两种代码进行综合前的编译、仿真来介绍仿真工具的使用,这里介绍verilog-xl和vcs两种工具的使用3.2.1 无层次化设计仿真3.2.1.1 verilog_xl1）testbenchtimescale 1ns/1ns/time unit & precisionmodule alu_tb;/list ports to be simulatedreg 2:0 s;reg 3:0 operand_a,operand_b;reg co;reg 7:0 test;wire 3:0 alu_result;/top modulealu u1 (.s(s),.a(operand_a),.b(operand_b),.f(alu_result),.cin(co);/for simulationinitialbegin for ( test = 0; test = 8hfe; test = test+1) begin co = test0; s2:0 = test3:1; operand_a = test3:0; operand_b = test7:4; #10; end $finish;end/ for xlinitialbegin $shm_open(alu.shm); $shm_probe(ac);endendmodule2）文件准备codes目录下是你的设计文件和测试文档runme.f文件：./codes/alu_tb.v ./codes/alu.v 图3-23）start upserver% verilog -f runme.f +gui&1 13241waveform 图3-33.2.1.2 vcs1) testbench/time unit & precisiontimescale 1ns/1nsmodule alu_tb;/list ports to be simulatedreg 2:0 s;reg 3:0 operand_a,operand_b;reg co;reg 7:0 test;wire 3:0 alu_result;/top modulealu u1 (.s(s),.a(operand_a),.b(operand_b),.f(alu_result),.cin(co);/ for vcsinitialbegin ifdef vcd $display(nvcd+ onn); $vcdpluson; endifend/for simulationinitialbegin for ( test = 0; test = 8hfe; test = test+1) begin co = test0; s2:0 = test3:1; operand_a = test3:0; operand_b = test7:4; #10; end $finish;endendmodule2）文件准备codes目录下是你的设计文件和测试文档runme.f文件：./codes/alu_tb.v ./codes/alu.v图3-43）start up/postprocessing modeserver% vcs f runme.f pp r +vcsd +define+vcdserver% vcs -f runme.f rpp/interactive modeserver% vcs -f runme.f -mupdate -ri4） next steps/postprocessing mode图3-5/interactive mode图3-65） waveform/postprocessing mode图3-7/interactive mode图3-8图3-93.2.2 层次化设计仿真3.2.2.1verilog_xl1)testbenchtimescale 1 ns / 1 ns/time unit & precisionmodule alu_tb;/list ports to be simulatedreg 2:0 s;reg 3:0 operand_a,operand_b;reg co;reg 11:0 test;wire 3:0 alu_result;/top moduletop u8(.s(s),.operand_a(operand_a),.operand_b(operand_b),.alu_result(alu_result),.co(co);/for simulationinitialbegin for ( test = 0; test = 12hffe; test = test+1) begin co = test0; s2:0 = test3:1; operand_a = test7:4; operand_b = test11:8; #50; end $finish;end/ for xlinitialbegin $shm_open(alu.shm); $shm_probe(ac);endendmodule2)文件准备codes目录下是你的设计文件和测试文档runme.f文件：./codes/alu_tb.v./codes/decoder.v./codes/four_bit.v./codes/four_bit_alu.v./codes/single_bit.v./codes/top.v图3-102) start upserver% verilog -f runme.f +gui&3)2.2.1.4 waveform图3-113.2.2.2vcs1) testbench/time unit & precisiontimescale 1 ns / 1 nsmodule alu_tb;/list ports to be simulatedreg 2:0 s;reg 3:0 operand_a,operand_b;reg co;reg 11:0 test;wire 3:0 alu_result;/top moduletop u8 (.s(s),.operand_a(operand_a),.operand_b(operand_b),.alu_result(alu_result),.co(co);/ for vcsinitialbegin ifdef vcd / enable vcd dumping $display (nvcd+ dumping is turned onn); $vcdpluson; endifend/for simulationinitialbegin for ( test = 0; test read_verilog alu.vdc_shell-t linkdc_shell-t echo $target_librarycsmc06core.dbdc_shell-t echo $link_library* csmc06core.dbdc_shell-t echo $symbol_librarycsmc06core.sdbdc_shell-t echo $search_pathdc_shell-t list_libsdc_shell-t report_lib csmc06core reports/csmc06core.rptdc_shell-t get_designsaludc_shell-t get_portsdc_shell-t get_netsdc_shell-t all_inputsdc_shell-t all_outputsdc_shell-t get_libsdc_shell-t report_attribute -pin get_pins csmc06core/an02d1/adc_shell-t report_attribute -pin get_pins csmc06core/in01d1/yndc_shell-t quitdc_shell-t exit运行命令server% dc_shell-tdc_shell-t source constraints.tcldc_shell-t source run.tcldc_shell-t source write.tcldc_shell-t source reports.tcl3）结果报告图4-64）da&库的查看图4-7图4-8 read in verilog图4-9图4-10点击模块：图4-11点击图4-11中模块：图4-12read in db图4-13图4-144.3.2层次化设计综合 1）文件准备运行命令 同无层次化设计 略第五章 综合后的编译、仿真后仿真的过程和前仿真一样，区别在于是对门级网表（需要综合的人员提供）进行仿真，并要加入综合时的库文件和生成的sdf文件。由于加入了库文件，其仿真结果和前仿真时对原代码的仿真结果会不同，主要还是由于时序问题造成的，所以要调节时钟，或关键信号，并往内部看，找到可能问题所在，然后通知代码编写者进行适当修改。5.1层次化设计5.1.1 verilog_xl1 testbench图5-12文件准备codes：门级网表,测试文档,sdf和core标准单元的硬件描述语言runme.f文件：./codes/alu_tb.v ./codes/alu_gates.v ./codes/csmc06core_un.v图5-23 start upserver% verilog -f runme.f +sdf_verbose +gui&4 waveform 图5-3图5-45.1.2vcs1 testbench图5-52文件准备codes：门级网表,测试文档,sdf和core标准单元的硬件描述语言runme.f文件：./codes/alu_tb.v ./codes/alu_gates.v ./codes/csmc06core_un.v 图5-63 start up/postprocessing modeserver% vcs -f runme.f -pp -r +vcsd +define+vcdserver% vcs -f runme.f -rpp4 others图5-75.2 层次化设计5.2.1verilog_xl1）文件准备codes：门级网表,测试文档,sdf和core标准单元的硬件描述语言runme.f文件：./codes/alu_tb.v ./codes/alu_gates.v ./codes/csmc06core_un.v 图5-82） start upserver% verilog -f runme.f +sdf_verbose +gui& 3） waveform图5-95.2.2 vcs1）testbench图5-102）文件准备codes：门级网表,测试文档,sdf和core标准单元的硬件描述语言runme.f文件：./codes/alu_tb.v ./codes/alu_gates.v ./codes/csmc06core_un.v 图5-113） start up/postprocessing modevcs -f runme.f -pp -r +vcsd +define+vcdparsing design file ./codes/alu_tb.vparsing design file ./codes/alu_gates.vparsing design file ./codes/csmc06core_un.vtop level modules:server% vcs -f runme.f -rpp4） waveform 图5-12第六章 布局布线（se） silicon ensemble (se)是cadence版图自动布局布线工具，采用时序驱动的布局布线，自动生成时钟树，该软件能给出精确的时序信息，有利于版图后仿真，为大规模，超大规模集成电路的布局布线提供了优化的解决方案，是目前使用最广泛的自动布局布线工具 使用se布局布线的流程为：图6-16.1启动se 1）运行一下shell文件：source .cshrc_se 2）建立一个运行目录：mkdir run 3）在run下运行：sedsm -m=96 &* 为se运行申请最大96m的内存* 生成se.jnl文件：包括命令，响应，信息等* 执行se.ini文件中的命令* 显示出图形界面 图6-26.2读入工艺库文件 .lef和.ctlf 1) leflibrary exchange format*描述库单元信息pinsoriginsize*描述block信息2)ctlfcompiled timing library format描述时序信息 3) 读入库文件的一般流程如下图： 图6-34）读入库文件具体步骤a file - import - lef = import lef form 输入xxx.lef 文件。（如：csmc06.lef ）图6-4 b file - import - timing library = import timing library form 输入xxx.gcf 文件。（如：csmc06.gcf ） 图6-56.3 读入设计文件 .v, .def和.sdf 1） vdesign netlist 设计的网表文件defdesign exchange format 描述已设计好版图的信息*单元的位置*单元的连线sdfstandard delay format 描述时延信息,如路径延迟 2) 读入设计文件的步骤：a. file - import - verilog = import verilog form输入 .v文件。(包括所有有关的 .v文件)图6-6 b. file - import - def = import def form 输入 xxx.def文件。 图6-7 c. file - import - sdf = import sdf form 输入 xxx.sdf文件。图6-86.4版图布局初始化 floorplan - initial floorplan = initial floorplan form 图6-91)版图布局初始化包括：*根据估计的面积给出初始版图*给出rows用于放置标准单元*给出布i/o pad的row2)calculate 得到版图布局初始化设计的可行性结论3)ok =初始版图图6-106.5放置i/o管脚place - io = place io form *random - ok = 随机放置i/o管脚， *通过编辑xxx.ioc 文件，人为确定i/o管脚的放置位置和方向。6-11放置i/o管脚完成后： 图6-126.6放置电源环和电源条 a. 放置电源环route - plan power - add rings = pp add rings form设置电源环的宽度、层次等参数。图6-13放置电源环后： 图6-14b放置电源条 route - plan power - add stripes = pp add stripes form设置电源条的宽度、层次和数量等参数。图6-15放置电源条后：图6-