数字电子技术课程设计-加法器.doc

数字电子技术课程设计前 言当今，电子技术飞速发展，近年来出现了许多新的数字器件和电路的分析设计方法，尤其是中大规模集成电路的发展和应用更是迅速。比如可编程逻辑器件出现时间虽然不长，但已在各个领域得到广泛应用。如今，数字电路与技术已广泛应用于计算机、自动化装置、医疗仪器与设备、交通、电信、文娱活动等几乎所有的生产生活领域中，可以毫不夸张地说，几乎每人每天都在与数字技术打交道。所有这些，给数字电子技术课程提出了更高的要求，需要有新的内容、方法和手段与之相适应。“电子技术课程设计”是电子技术课程的实践性教学环节，是对学生学习电子技术的综合性训练，该训练通过学生独立进行某一课题的设计、安装和调试来完成。学生通过动脑、动手解决若干个实际问题，巩固和运用在“模拟电子技术”、“数字电子技术”、“单片机原理与应用”等课程中所学的理论知识和实验技能，基本掌握常用电子电路的一般设计方法，提高设计能力和实验技能，为以后从事电子电路设计、研制电子产品打下基础。我们的设计题目是八位二进制加法器，技术指标：八位二进制加数与被加数的输入；三位十进制加数与被加数的输入；三位译码管显示。在图书馆查找资料却不能令人满意，所以我们的参考资料主要是数字电子技术课程的教材，教材中几乎包括了本次课程设计的所有内容。另外还有一些资料来自网络。经过分析和讨论，我们拟定了设计框架,总体电路划分为三个模块：转换模块，运算模块以及译码显示模块。本次课设从接到题目、整理思路到讨论研究、设计电路，最后运用multisim仿真实现设计，集合了小组全体同学的智慧和努力，以及老师的专业指导和同学们的无私帮助，限于设计水平有限，时间仓促及作者水平有限，设计中难免有欠妥之处或冗余以及错误，恳请老师及同学批评指正。目 录前言1题目4摘要4关键字 4软件4设计要求4一、系统概述5总体设计思路51. 基本原理52. 系统流程框图5二、方案论证与比较5三、单元模块介绍8（一） 转换模块 8（二） 运算模块15（三） 译码显示模块18四、系统综述、总体电路图21结束语24参考文献24鸣谢24元器件明细表25收获与体会26评语 8位二进制加法器摘要 本交课程设计题目是八位二进制加法器，技术指标与要求：八位二进制加数与被加数的输入；三位译码管显示；三位十进制加数与被加数的输入。以中规模集成芯片74ls283（四位二进制全加器）作为八位二进制加法器的核心运算器，使用数字键输送原始数据，结果由三位数码管直观显现。一面实现八位二进制加数与被加数的十进制转换加法计算，一面实现三位十进制加数被加数的加计算。关键字 二进制、加法、编码器、 译码、bcd码、74283软件： word、multisim等设计要求（1）八位二进制加数与被加数输入（2）三位数码管显示（3）三位十进制加数与被加数的输入 一. 系统概述1总体设计思路本课题设计采用所学基本数字电子常用器件完成简单加法运算，验证所学基本常识和芯片用途。完成加法运算，首先进行加数与被加数的输入实现；然后利用数制转换原理设计转换电路分别对加数和被加数实现数制转换；进而，利用常用全加器芯片的多片级联完成加法运算和数码修正；最后，选用数码管显示结果。 2基本原理这个简易加法器设计利用数制转换的基本规则选用合适电路实现八位二进制数和三位十进制数转换成8421bcd码的功能；选择常用中规模集成加法器并遵循初级的数加及进位处理办法完成基础算术计算；选择译码转换器进行十进制数字的七段数码管显示。3 系统流程框图 ：图1.1 系统流程图 二方案论证与比较1、总设计方案：方案一：图2.1 方案一附：八位二进制加法电路被加数：b7b6b5b4b3b2b1b0加数：a7a6a5a4a3a2a1a0输出和与进位:y8y7y6y5y4y3y2y1y0图2.2 八位二进制加法电路方案二：图2.3 方案二 在方案一中，二进制加法运算与十进制加法运算分开进行，需用两种不同数制加法器实现；方案二中，先分别把二进制数和十进制数都转换成8421bcd码，再完成和的计算，这样，两次加法运算可以共用同一加法器，使设计所需器件类型减少，电路连接简单，同时，方案二中译码显示时加入进位标志，整个方案更为全面完整。通过小组讨论比较，小组决定在本次设计中， 选用方案二完成设计要求。 2、运算方案： 实现多位二进制数加法运算的电路称为多位加法器。 按和数相加进进位方式不同，多位加法器分为串行进位加法各超前进位加法器。（1） 串行进位并行加法器：图2.4四位串行进位并行加法器 图2.4是一个串行进位并行加法器。 由图可见，全加器个数等于相加数的位数，高位的运算必须等低位运算结束，送来进位信号以后才能进行。 它的进位是由低位向高位逐位串行传递的。 其优点是电路简单，连接方便，缺点是运算速度低。（2）超前进位并行加法器：为了提高运算速度，通常使用超前进位并行加法器。 进位信号采用超前进位技术而非逐级传递，加法器内部进位信号ci=fi（a0,.,ai,b0,.,bi,ci）各级进位信号仅有加数、被加数和低位进位信号ci决定，而与其他进位无关，这就有效地提高了加法器的运算速度。目前，中规模集成超前进位加法器多为四位，常有的型号有74ls283、54283等。在本次设计中，我们采用74ls283四位超前进位并行加法器。比较两者可知，方案一电路简单，连接方便，可是运算速度较低。方案二，位数越多，电路越复杂，但其运算速度较高。本次设计采用方案二实现。3、 单元模块介绍（一）、转换模块1、二进制数输入，转8421bcd码输出图3.1（a）74160的逻辑符号 74160书图3.1（b）74160的管脚图 (1)74160是8421bcd码同步加法计数器，它有异步清零、同步预置数等功能。图 3.1(a)和 图3.1(b) 分别是它的逻辑符号图和引脚图，其功能如表所示。cp脉冲上升沿控制电路计数工作，rd端为清零端，ld是预置数控制端，d3、d2、d1、d0是预置数输入端，ep和et是计数使能（控制）端，rco是进位输出端。下面根据功能表进一步说明各控制端的作用。异步清零：当rd0时，其他输入端任意取值，计数器将被直接置零。同步预置数:当rd1,ld0,且有cp脉冲上升沿作用时,完成将输入端d3d2d1d0的数据置入计数器操作，使q3q2q1q0d3d2d1d0。由于这个操作需要与cp上升沿同步，所以称为同步预置数。保持：当rdld1时，若epep0,则计数器保持输出原状态不变，不管有无cp脉冲作用。不过et0时，进位输出rco0。计数：当rdld1，epet1时，74160处于计数状态，对cp脉冲上升沿进行四位二进制加计数。表3.1 74160功能表 图3.2 逻辑符号(2)74ls193是双时钟同步四位二进制可逆计数器，能够预置数。它的逻辑符号如图3.2所示，其功能如表3.2所示。其中up是加计数器时钟信号，down是减计数时钟信号。clr1时，无论时钟脉冲状态，完成异步直接清零功能。当clr0，load0时，不管时钟脉冲状态如何，输入信号将立即被送入计数器的输出端，使qaqcqbqadcba，完成预置数功能。co是进位脉冲输出端;bo是借位脉冲输出端。多个74ls193级连时，只要气低位的co端、bo端分别与高位的up端、down端连接起来，各个芯片的clr端连接在一起，load端连接在一起就可以了。本设计中用的是741ls93的减计数功能。（3） 、转换原理一片74ls193对外显示为十六制计数，74160为十进制计数，开始时，二进制数对74ls193置数，同时让74160清零，设置74ls193减计数，74160加计数，用同一cp脉冲控制两芯片cp端，让其同时计数。当74ls193减计数到零时，其芯片的ro会产生一借位信号，用此信号来切断两计数器的cp脉冲，让其计数停止，此时74ls193减计数的次数与74160加计数的次数相等，此时74160上的数既为相应74ls193上二进制转成bcd码的值。其电路图如图3.3：图3.3 二进制转8421bcd码原理图 (4)、八位二进制数转8421bcd码 有多位二进制数进行转换时，可以对左右电路进行级联。此时控制cp的应为最高位的借位端。试验中，要用两片74ls193，三片74160，在电路中cp脉冲用555定时器组成的电路给出，u11，u10显示输入二进制数的十六进制表示，u9,u8，u7为输出bcd码的十进制表示。电源接通后，前先将j2j3j4打开，对74ls193置数，对74160清零，将j2j4关闭，再关j3让74ls193和76160同时计数。电路图如图3.4：2、 十进制数转8421bcd码原理（1）、编码原理将表示十进制数0，1，2，3，4，5，6，7，8，9的十个信号先编成二进制代码的电路，称为二-十进制编码器。输出所用的代码是8421bcd码，故也称为8421bcd码编码器。s0s9代表是个按键，与自然数09的输入键相互对应。s0s9均为高电平时，表示无编码申请。当按下s0s9中任一键时，表示有编码申请，对其进行编码，相应的输入以低电平的形式出现，故此编码器为输入低电平有效。 例如按下开关s5，相应的输出为a3a2a1a0=0101。其编码器功能表如表3.3：十进制输 入输 出n s9 s8 s7 s6 s5 s4 s3 s2 s1 s0a3 a2 a1 a0 0 12 3456789 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1表3.3 编码器功能表 （2）、 电路图对其功能表化简可得 例如，当键盘输入9时，即s9接地，其他输入均为高电平， 编码输出为a3a2a1a01001。上述的编码电路简单、方便，但无法处理多个输入同时提出编码请求的情况。如遇需同时有多个输入编码时便不能用，但对本设计已经足够了。十个按键8421bcd编码器所电路如图3.5:图3.5 一位十进制数转8421bcd码图 （二）、运算模块1、四位二进制超前进位加法器74ls283：如左图3.6所示：a1a4、b1b4分别为四位加数与被加数的输入端；sum1sum4为四位和数输出端；c4为向高位输送进位的输出端；co为最低进位输入端。图3.6 74ls283逻辑符号 2、8421bcd码加法运算及数码校验这部分是使用四位加法器构成的一位8421bcd码的加法器。8421bcd码是用4位二进制数表示1位十进制数，4位二进制数内部为二进制，8421bcd码之间是十进制，即逢十进一。 而四位二进制加法器是按四位二进制数进行运算，即逢十六进一。二者进位关系不同。当四位二进制数加法器74ls283完成这个加法运算时，要用两片74ls283。第一片完成加法运算，第二片完成修正运算。 8421bcd码的加法运算时十进制运算，而当和数大于9时，即s4s3s2s11001时， 8421bcd产生进位，而此时十六进制则不一定产生进位，因此需对二进制和数进行修正，即加上6（0110），让其产生一个进位。当s4s3s2s11001（即和数小于等于9）时，则不需要修正说或者说加上0（即0000）。将大于9的项用卡诺图表示，还要考虑到，若相加产生进位，则同样出现大于9的结果，综合考虑，可得需要进行修正和数的条件为： lc3s3s2s3s1c3s3s2s3s1s1s0 00 01 11 10111111s3s2 00 01 11 10 图3.7 和数大于9的卡诺图图3.8 一位8421bcd码加法电路由此得到具有修正电路的一位8421bcd码加法电路如图3.8所示： 因此我们可以通过三个一位8421bcd码加法电路的级联组成一个三位串行进位并行加法器，这样通过低位向高位产生进位进行十进制的加法运算。3、三位8421bcd码加法器电路 三位8421bcd码加法器是基于一位8421bcd码的加法器的原理上连接的，十进制数的个位相加大于9，则8421bcd码的加法器就向高位产生一个进位，输出为1，若无输出，则为0，这样就可以通过三位串行进位加法器进行加法计算。三位8421bcd码加法器电路图如图3.9所示： 图3.9 三位8421bcd码加法器电路图 （三）、译码显示模块图3.10数码管的结构 数字显示译码器的主要功能是译码驱动数字显示器件。数字显示的方式一般分为三种：字形重叠式，即将不同字符的电极重叠起来，使相应的电极发亮，则可显示需要的字符；分段式，即在同一个平面上按笔画分布发光段，利用不同发光段组合，显示不同的数码；点阵式，由一些按一定规律排列的可发光的上点阵组成，通过发光点组合显示不同的数码。数字显示方式以分段式应用最为普遍，本设计用的是七段译码器。用驱动发光二极管数码管的十进制数七段显示译码器7447驱动，介绍其显示译码器原理：1、 七段数码管的结构及工作原理 七段数码管的结构如图 所示,它有七个发光段,即a、b、c、d、e、f、g。七段数码管内部由发光二极管组成。在发光二极管两端加上适当的电压时，就会发光。发光二极管有两种接法:即共阴极接法和共阳极接法，如图3.11(a) 和3.11（b）所示。图3.11（a） 共阴极接法 图3.11（b）共阳极接法 当选用共阳极数码管时，应选用低电平输出有效的七段译码器驱动；当选用共阴极的译码管时，应选用高电平输出有效的七段译码器驱动。本设计中用了共阳极接法。2、 七段显示译码器74477447七段显示译码器输出低电平有效，用以驱动共阳极数码管。图3.12给出了7447七段显示译码器的逻辑符号。图3.12 7447七段数码显示译码器的逻辑符号是7447七段显示译码器的辅助控制输入端，现对各功能分别进行介绍。试灯输入试灯输入主要用于检测数码管能否正常发光。 检测时， =0，=1, = x, a3a2a1a0xxxx,七段数码管全亮，显示字型：；工作时，应置 =1。灭零输入灭零输入端是将有效数字前后多余的零熄灭，例如数字0015.200，显示时只须出现15.2即可。而15.2前、后的零熄灭，即无效零不显示。当=1、=0时，若输入代码为a3a2 a1a00000，则相应的零字型不显示，即灭零。此时，=0；当=1、=1时，若输入代码为a3a2 a1a00000，则显示零字型，此时，=1。端 端为特殊控制端。输出和输入在芯片内部连在一起，共用一根引脚引出。有时作为输入端，有时作为输出端。当其做输入端使用时，是灭灯输入，控制数码管的显示。即=0，不管其他端怎样，字型处于熄灭状态；当其做输出端使用时，是动态灭零输出。常与下一位的相连，通知下一位如果出现零，则熄灭。图3.13 译码显示电路3、 七段译码显示电路 综合以上，译码显示电路的电路图如图3.13：在本设计中，三位数码管显示经过全加器运算的结果数据，八位二进制数的和以十进制输出范围为000510，故需三个数码管显示；三位十进制数相加和的范围是00001998，存在进位，用四个数码管显示。四、系统综述、总体电路图1、系统综述加法电路是计算机电路中最基本的电路部分，在计算机系统的组成中起到重要作用。本次设计的八位二进制和三位十进制相加并在数码管上显示，我们采用74ls283来实现最基本的加法电路模块，再经过补充和修改加法电路，最终能实现本课题所要求，具体如下：（1）转换：通过二-十码编码器将十进制数转化成四位二进制，又用74ls193做减计数器与74ls160加计数器相连实现二进制到8421bcd码的转换。（2)加法：此部分主要用74ls283实8421bcd码的加法电路，其中，最重要的部分为判9电路的实现。将1的输出分别连接到74ls283的输入端，即可实现四位二进制和三位十进制的加法运算。（3)、显示：将2中74ls283的输出连到数码管上，即可显示加法的输出。2、总电路图由于纸张太小，我们把总电路分成了两块，一块为输入三位十进制加数与被加数，然后显示，如图4.1；另一块输入加数与被加数都为八位二进制，然后显示结果，如图4.2。这两块核心的加法部分是一样的，可以共用同一模块，另外显示也可用同一模块。图4.3中用三片七段数码显示管显示三位和，用发光二极管亮表示进位。图中显示的是输入为999与999，显示结果为998且二极管亮。图4.4输入为1111 1111与1111 1111，显示结果为510。图4.3 图4.3 图4.1 总电路图4.43、设计、仿真调试中遇到的问题本设计的难点在于八位二进制向8421bcd码的转换，在此部分的设计中我们走了很多弯路，但同时也学到了很多知识，在选定了用计数器方案后，发现转换后让计数停止又是一难题，最后经过大家的共同努力、共同探讨，终于想出了用利用用三态门的高阻态，使计数终点时不再给74ls193和74ls160提供计数脉冲的方法解决了问题，受益颇多。 结束语：上述即为本次课设所有内容，设计中充分考察了数字电子技术知识的综合应用。二进制转8421bcd码是本设计的难点，在此部分的设计中我们走了很多弯路，但同时也学到了很多知识，在选定了用计数器方案后，发现转换后让计数停止又是一难题，最后经过大家的共同努力、共同探讨，终于想出了用利用用三态门的高阻态，使计数终点时不再给74ls193和74ls161提供计数脉冲的方法解决了问题，受益 颇多。在做这个模块时，我们考虑了几种方法，最后确定了前面的设计。最先想的是用四位加法修正电路级联，但发现实现不了，后来又想用卡诺图去实现，又发现卡诺图也很困难，也放弃了。 在设计中我们发现电路太大，纸张不够用，老师建议用子电路，我们做的时候也用了子电路，但我在报告里没写。参考文献1 林涛 楚岩 田莉娟 数字电子技术基础 清华大学出版社2007年2月第二次版2 阎石数字电子技术基础辅导 华中科技大学出版社 2007年12月第一版 3 卿太全 李萧 郭明琼电子技术基础实验与课程设计 电子工业出版社2006年7月第二版 4李潇常用数字集成电路原理与应用 . 人民邮电出版社2006年1月第一版5王连英基于mult