数电数字电子时钟设计.doc

数字电子时钟设计姓 名 何旭光 学 号 313107010106 年 级 2131 专 业 自动化 系（院） 信息工程 指导教师 蒋龙云 2015年7月7日课 程 设 计 任 务 书设计题目： 数字电子时钟课程设计功能描述：（1）显示天、时、分、秒。（2）可以24小时制（3）可以显示30天（4）具有正点报时功能。设计目的： 数字电子钟是一种用数字电路技术实现天、时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本设计采用74ls160、带有译码器的数码管和适当的门电路构成,可实现对天、时、分、秒等时间信息的采集和较时功能地实现。设计一个数字计时器，可以完成00：00:00:00到29:23:59:59的计时功能，并在控制电路的作用下具有初始化功能。能进行正常的天时分秒计时功能。分另由八个个数码管实现天时分秒的计时。同时实现报时。通过proteus软件平台，设计含天、小时、分钟、秒钟显示功能的数字时钟。19目 录一、前言4二、设计任务5 1.设计思路5 2 .设计方案5 2.1 时间脉冲产生电路6 2.2 计数电路7 2.2.1 秒位计数电路7 2.2.2 分位计数电路8 2.2.3 时位计数电路8 2.2.4 天位计数电路9 2.3 译码显示电路10 2.4 报时电路11 2.5 初始化电路12三、完整电路13四、调试15五、心得体会15附录：元器件明细表16附录：参考文献17一、前 言所谓数字钟，是指利用数电电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示天、时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时的功能。设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。本文针对简易数字钟的设计要求，由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在protues下仿真通过。二、设计任务1.设计思路 能按时钟功能进行天、时、分钟、秒计时，能调时调分，能整点报时，使用3个2位数码管显示。总体设计：本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较优的方案。该方案的优点是模块内部简单，模块间关系较明确。2.设计方案 数字电子钟由信号发生器、“天、时、分、秒”计数器、译码器及显示器、整点报时电路等组成。数字电子钟系统框图如下:2.1时间脉冲产生电路我们采用555定时器多谐振荡器产生1hz的脉冲作为电路的标准脉冲。电路中，有10uf电容和0.01uf电容各1个，555定时器一个1个，48k电阻4个。2.2计数电路根据设计要求，电子钟由秒、分、时、天，四部分组成，下面分别对四部分电路进行阐述。2.2.1秒位计数电路由于以上所说555定时器多谐振荡器可产生1hz的时钟信号，所以可以直接把所得的1hz信号作为秒位计数器的时钟信号。计数方面选择具有计数功能的74ls160芯片，采用反馈清零方法，组成60进制的计数器，60秒之后产生进位信号，与电子钟的秒位60后进位相对应。下图为一个60进制计数器，由两个74ls160芯片级联而成的60进制计数器。时钟信号clk为同一信号源，秒个位的进位给enp和ent，置数端都接高电平，利用秒十位0110这个状态作为清零信号，也是进位信号，组成一个六进制计数器。这样，个位与十位组合而成的就是一个60进制计数器。 60进制计数器电路级联图2.2.2分位计数电路分位计数器同样采用74ls160芯片，用秒位的进位信号作为时钟信号，秒位60秒产生一个进位信号，当秒位产生一次进位信号，分位相应地计一个数，与数字电子钟秒位60秒后分位计数一次相对应。同时用74ls160采用反馈清零法组成一个60进制计数器，计数到60后产生一个进位信号，作为时信号的时钟信号。与秒位相同，也是由两个74ls160芯片级联而成的60进制计数器。时钟信号clk都接秒位的最后进位的那个信号，分个位的进位给enp和ent，置数端都接高电平，利用分十位0110这个状态作为清零信号，也是进位信号，组成一个六进制计数器。这样，个位与十位组合而成的就是一个60进制计数器。如上图2.2.3时位计数电路原理跟以上阐述的一样，分位计数到60后产生一个进位信号作为时位的时钟信号，60分钟后，时位计一次数，与数字电子时钟相对应。同样用74ls160计数，所不同的是在时位需要用反馈清零法组成一个24进制计数器。下图为一个24进制计数器，由两个74ls160芯片级联而成的24进制计数器。时钟信号clk都接分为最后进位的那个信号，时个位的进位给enp和ent，置数端都接高电平，利用时十位0010和时个位0100这个状态作为清零信号，也是进位信号，组成一个个位4进制，十位2进制的计数器。这样，个位与十位组合而成的就是一个24进制计数器。 24进制计数器电路级联图2.2.4天位计数电路原理跟以上阐述的一样，时位计数到24后产生一个进位信号作为时位的时钟信号，24小时后，天位计一次数，与数字电子时钟相对应。同样用74ls160计数，所不同的是在时位需要用反馈清零法组成一个30进制计数器。下图为一个30进制计数器，由两个74ls160芯片级联而成的30进制计数器。时钟信号clk都接时位最后进位的那个信号，天个位的进位给enp和ent，置数端都接高电平，利用时十位0011这个状态作为清零信号，也是进位信号，组成一个3进制的计数器。这样，个位与十位组合而成的就是一个30进制计数器。 24进制计数器电路级联图2.3译码显示电路译码显示是将计数器的状态直观地显示出来。以7448芯片作为驱动，通过共阴数码管显示出来，通过2片7448和两个数码管级联成十位和个位，如下图！ 图为数码管显示电路级联图2.4报时电路为增强数字电子钟的功能，有必要加上报时功能。可利用蜂鸣器与组合逻辑电路，设计成到59分59秒响起。选用buzzer作为蜂鸣器，将工作电压改为1v，一个npn三极管，一个电阻1k欧姆，与非门，与门，非门，级联后，当分位到达五十九同时秒位到达五十九时蜂鸣器开始工作。下图为级联后的图。 图为整点报时级联图2.5初始化电路由于时间原因，没有校时电路，只有通过初始化电路来给时钟初始化，是时间能够较为正常的运行，通过三个开关把天、时、分的清零端接地以达到清零的效果。三个开关也要注意顺序，先从分开始清零，然后是时，最后是天。下图为初始化控制电路图 图为初始化电路三、完整电路将时间脉冲产生电路，秒位、分位、时位、天位计数器电路，显示译码电路，报时电路，初始化控制电路这些模块相连接，组成总的设计电路，即数字电子钟电路四、调试 电路设计好之后需要经过调试确认电路可行性后，再写实验报告。调试顺序为：时间脉冲产生电路，计数器模块，译码显示电路模块，报时电路模块。每个模块进行调试都确认无误后，即可把每个模块连接好，组成一个完整的数字电子钟。根据proteus软件对电路仿真后得出的结论是没有问题的，在一般情况下接线后不会有问题，但是前提是调试时接线不能接错。五、心得体会 经过长达两个星期的设计与思考，最终在proteus上完成了数字钟的模拟。其间遇到了许多问题，但最后都一一得到解决。现将心得体会总结如下：1.设计初期要考虑周到，否则后期改进很困难。应该在初期就多思考几个方案，进行比较论证，选择最合适的方案动手设计。总体设计在整个设计过程中非常重要，应该花较多的时间在上面。2.方案确定后，才开始设计。设计时，多使用已学的方法，如列真值表，化简逻辑表达式，要整体考虑，不可看一步，做一步。在整体设计都正确后，再寻求简化的方法。3.在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的实现，在此基础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。4.尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交流。如果电路乱的连自己都看不懂，那还如何改进和扩展。5.很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开拓了思路，因此要重视与别人的交流。6.应该有较好的理论基础，整个实验都是在理论的指导下完成了，设计过程中使用了许多理论课上学的内容，如真值表、卡拉图等。本次设计把理论应用到了实践中，同时通过设计，也加深了自己对理论知识的理解和掌握。译码器7448 8个计数器74ls160 8个与非门74ls00 4个与非门74ls13 2个电阻1k 1个非门7404 2个电容cap10uf 1个电容cap0.01uf 1个电阻48k