毕业设计（论文）-数字电子钟的设计.doc

毕 业 设 计数字电子钟的设计学 号 姓 名 年 级 专 业 指导老师 目录第一章 概述1第二章 数字电子钟的组成32.1振荡器32.2 分频器32.3 计数器42.4 译码显示电路42.5 校时电路42.6 整点报时电路4第二章 数字电子钟主体电路设计42.1 石英晶体振荡电路52.1.1石英晶体振荡器的特点52.1.2 数字电子钟的振荡器52.2 多级分频电路的设计62.2.1 8421码制62.2.2 石英钟1秒脉冲产生电路62.3 ：“秒”、“分”、“时计数器电路设计82.3.1：计数器按触发方式分类82.3.2：60进制计数器的构成方案82.4译码显示电路112.4.1：显示器的原理112.4.2：译码器原理（cd4511）12第三章校时电路的设计133.1：rs触发器（如下图）143.2：校时电路的实现原理如下：14第四章整点报时电路164.1：整点报时电路工作原理164.2：数字钟整机逻辑电路17第五章：数字电子钟的组装和调试要点17第六章 参考文献：21第一章 概 述当今社会，数字电子钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜、使用也方便，但鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，因此进行数字钟的设计是必要的。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。数字电子时钟电路是一个典型的数字电路系统,是利用数字电子器件完成时钟的功能。其由时，分，秒计数器以及校时和显示电路组成。可以利用集成递增计数器和带译码器的七段显示数码管组成数字钟电路。利用两片74 ls 160组成60进制递增计数器，利用两片74 ls 160组成24进制递增计数器。利用60进制和24进制递增计数器子电路构成数字钟系统，在数字钟电路中，由两个60进制同步递增计数器完成秒，分计数，由24进制同步递增计数器实现小时计数。在电路中我们利用控制电路将各个计数器相关联，由振荡器输出稳定的高频脉冲信号作为时间基准，经分频振荡器输出标准的秒脉冲。最后将计数器和带主译码器的七段显示数码管组成的数字钟电路。同时本数字时钟还具有整点报时功能。数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能和一些显示星期、报时、停电查看时间等附加功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”，计数器、校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒、”计数器、译码器及显示器、校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。译码显示电路将“时”、“分”、“秒”、计数器的输出状态送到七段显示译码器译码，通过七位led七段显示器显示出来。整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”、“秒”、显示数字进行校对调整的。第二章 数字电子钟的组成数字电子钟一般是由振荡器，分频器，译码器，显示器等部分组成。这些都是数字电路中应用最广的基本电路。数字电子钟的基本逻辑功能框图2.1振荡器振荡器是数字电子钟的核心，它的作用是产生一个频率标准，即时间标准信号，然后再由分频器分成秒脉冲，即“秒”时间脉冲。它频率的精度与稳定度基本决定了数字电子钟的质量。为产生稳定的时标信号，一般采用石英晶体振荡器。从数字电子钟的精度考虑，晶体振荡频率越高，钟表的计时精度越高。但这会使振荡器的耗电量增大，分频器的级数也要增多，所以在确定频率时，应当考虑这两方面的因素，然后再选用石英晶体振荡器型号。2.2 分频器振荡器产生的时标信号频率很高，要使它变成用来计时的“秒”信号，需要一定级数的分频电路。分频器的级数和每级分频次数要根据时标频率来决定。例如：目前石英电子表多采用32768 hz的时标信号。用 n位二进制计数器进行分频后，要得到秒脉冲，可令n =15即可。也就是说，经过十五级二分频即可得到周期为1 s的“秒”脉冲信号。2.3 计数器有了“秒”信号，则可以根据60s 为1min ，60 min为1 h，24h 为1 d进制。分别选定“秒”，“分”，“时”的计数器。从这些计数器的输出可以得到1min，1h和1d的时间进位信号。在“秒”计数器中，因为是六十进制，通常用两个十进位制计数器的集成片组成，其中“秒”个位应是十进制，“秒”十位应是六进制。我们可以采用反馈归零法的方法变“秒”十位为六进制，实现“秒”的六十进制。“分”计数器组成完全相同，不再重复。只是“时”计数器虽也用两个十进制计数器，但需采用反馈归零的方法实现二十四进制计时电路。2.4 译码显示电路因为计数器全部采用8421bcd码十进制计数集成芯片，所以“秒”，“分”，“时”的个位和十位都有四个状态输出端。如果将计数器的输出端接至专门设计制造的译码电路，即可产生驱动七段数码显示器的信号。2.5 校时电路当刚接通电源或者时钟走时出现误差，都需要进行时间的校准。校时电路的基本原理就是将0.5s的脉冲信号（可由分频器的第14级分频输出端直接获得），直接引进“时”计数器，同时将分计数器置“0”。在时的指示调到需要的数字后，再切断“0.5”信号，让计时器正常工作。校“分”电路也是按此方法进行的。2.6 整点报时电路数字电子钟显示整点时，能及时报时。要求每当“分”和“秒”计数器计数到59min，50s时，驱动音响电路，在10s内自动发出五次鸣叫声，要求每隔1 s鸣叫一次,每次叫声持续1s,而且前4声低，最后1响高，正好报告整点。第二章 数字电子钟主体电路设计2.1 石英晶体振荡电路重要概念的解释： (1) 反馈：将放大电路输出量的一部分或全部，通过一定的方式送回放大电路的输入端。 (2) 耦合：是指信号由第一级向第二级传递的过程。2.1.1石英晶体振荡器的特点石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它被广泛应用于彩电、计算机、遥控器等各类振荡电路中。它还具有压电效应：在晶体某一方向加一电场，晶体就会产生机械变形；反之，若在晶片的两侧施加机械压力，则在晶片相应的方向上将产生电场，这种物理现象称为压电效应。在这里，我们在晶体某一方向加一电场，从而在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而使机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限制时，才达到最后稳定，这种压电谐振的频率即为晶体振荡器的固有频率。2.1.2 数字电子钟的振荡器我们选用的石英晶体的频率是f0=32768hz，作为数字电子钟的振荡器，晶体振荡器电路如下图所示，振荡器由石英晶体、电阻、电容和反相器等元件组成。图2.1.1 晶体振荡器电路在图2.1.1中d1，d2是反相器，d1主要用于振荡，d2主要用于缓冲整流，r1为反馈电阻（10100m），反馈电阻的作用是为cmos反相器提供偏置，使其工作在放大状态。图中的c1是频率微调电容，改变c1可对振荡器频率作微量调整，c1一般取5-35pf。c2是温度特性校正用的电容，一般取20405pf，电容c1、c2与晶体共同构成h型网络，完成对振荡器频率的控制，并提供必要的180。相移。2.2 多级分频电路的设计2.2.1 8421码制用四位二进制码的十六种组合作为代码，取其中十种组合来表示0-9这十个数字符号。通常，把用四位二进制数码来表示一位十进制数称为二-十进制编码，也叫做bcd码，0-9这10个数字用8421码表示如下表：8421码0 0000 00001 0001 00012 0010 00103 0011 00114 0100 01005 0101 10006 0110 10017 0111 10108 1000 10119 1001 11008421 bcd 码对应的显示见下图：2.2.2 石英钟1秒脉冲产生电路石英晶体振荡器产生了32768hz的时标信号，并不能直接用来计时，必须把它变成周期为1s的脉冲信号“秒”信号。为此需要对时标信号进行15级分频。单片cd4060 cmos集成电路十四位二进制计数器/分频器,由它可得到14分频的信号。由74ls74单片ttl集成电路双d触发器中的一个触发器接成计数器型，完成第15级分频，从而得到周期为1s的秒信号。cd4060使用方便，可与石英晶体直接连接而组成振荡电路，连接方法如下所示。图中由cd4060的第3脚得到的2hz信号，接到74ls74的一个cp端，并将这个d触发器接成计数型，即d端接端，则在q端就可得到秒信号。图2.2.1 cd4060集成块逻辑符号cd4060各引脚名称如下：cp0：时钟脉冲端vcc：正电压输入端vss： 接地端 q4q14：信号输出端其功能说明如下：cd4060系列的芯片，除了跟74系列的电气特性有所区别外，例如： 1) 电压范围宽，应该可以工作在3v15v，输入阻抗高，驱动能力差外，跟74系列 的功能基本没有区别； 2) 输入时，1/2工作电压以下为0，1/2工作电压以上为1； 3) 输出时，1=工作电压；0=0v 4) 驱动能力奇差，在设计时最多只能带1个ttl负载； 5) 如果加上拉电阻的话，至少要100k电阻； 6) 唯一现在使用的可能就是计数器，cd4060的计数器可以到14级二进制串行计数/ 分频器，这个74系列的做不到这么高。图2.2.2 振荡与分频电路2.3 ：“秒”、“分”、“时计数器电路设计2.3.1：计数器按触发方式分类计数器是一种累计时钟脉冲数的逻辑部件。计数器不仅用于时钟脉冲计数，还用于定时、分频、产生节拍脉冲以及数字运算等。计数器是应用最广泛的逻辑部件之一。按触发方式，把计数器分成同步计数器和异步计数器两种。按进制分为：十进制计数器、二进制计数器，按计数值的增减分：加(法)计数器,减(法)计数器和可逆计数器.对于同步计数器，输入时钟脉冲时触发器的翻转是同时进行的，而异步计数器中的触发器的翻转则不是同时。2.3.2：60进制计数器的构成方案前面我们已经得出了 “秒”脉冲信号，“秒”计数器电路与“分”计数器电路都是60进制，它由一级10进制计数器和一级6进制计数器连接构成。为此，我们选用计数器4518芯片，实现六十进制。1、计数器cc4518我们选用的计数器cc4518芯片是一种双bcd加计数器,该器件由两个相同的同步4级计数器组成。计数器级为d型触发器。其示意图如下：图2.3.1 cc4518集成块示意图cc518个引脚名称如下：1cp、2cp：时钟脉冲输入端。1en、2en：计数允许控制端。1qr、2qr：清除端。1qa1qd：计数器输出端。2qa2qd：计数器输出端。vcc：正电源。gnd：接地。cc518功能说明如下：cc518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为17和915。该cc518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路bcd码信号输出（3脚6脚；11脚14脚）。cc518控制功能：cc518有两个时钟输入端cp和en，若用时钟上升沿触发，信号由cp输入,此时en端为高电平（1），若用时钟下降沿触发，信号由en输入，此时cp端为低吨平（0），同时复位端qr保持低电平（0），只有满足了这些条件时，电路才会处于计数状态.否则没办法工作。将数片cc518串行级联时，尽管每片cc518属并行计数，但就整体而言已变成串行计数了。需要指出，cc518未设置进位端，但可利用qd输出端。有人误将第一级的qd接到第二级的cp端，结果发现计数变成“逢八进一”了。原因在于qd在cp8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。正确接法应是将低位的qd接高位的en端，高位计数器的cp端接vcc.2、利用反馈归零获得n进制计数器的方法利用计数器的置数功能可以获得n进制计数器，这是应先将计数器起始数据预先置入计数器。集成计数器的置数也可有同步和异步之分。和异步清零一样，异步置数和时钟脉冲没有任何关系，只要异步置数控制端出现置数信号时，并行输入的数据便立刻被置入计数器相应的触发器中。因此，利用异步置数控制端构成n进制计数器时，应在输入第n个计数脉冲cp后，计数器输出的高电平通过控制电路产生一个置数信号加到置数控制端上，使计数器返回到初始的预置数状态，即实现了n进制计数。由于同步置数控制端获得置数信号时，仍需再输入一个计数脉冲cp才能将预置数置入计数器中，因此，利用同步置数控制端获得n进制计数器时，应在输入第n-1个计数脉冲时，使同步置数控制端获得反馈的置数信号，这样，在输入第n个计数脉冲cp时，计数器返回到初始的预置数状态，从而实现n进制计数。利用反馈置数发获得n进制计数器的方法如下：（1）写出计数器状态的二进制代码。利用异步置数端获得n进制计数器时，写出sn对应的二进制代码；利用同步置数端获得n进制计数器时，写出sn-1对应的二进制代码。（2）写出反馈置数函数。这实际上是根据sn或sn-1写出置数端的逻辑表达式。（3）画逻辑图。主要根据反馈置数函数画逻辑图。3、采用反馈归零的方法构成60进制计数器因为cc518具有异步清零功能，所以用cc4518实现秒六十进制的方法如下: （1）写出s60的二进制代码： s60=01100000（2）写出反馈置数函数： 用cc4518实现秒六十进制的电路功能图如下：图2.3.2 秒六十进制计数器“分”计数器也是六十进制，可采用与“秒”计数器完全相同的结构。“分”计数器的进位信号送至“时”个位计数器的cp端。“时”计数器是二十四进制计数电路，也可选用一块cc4518采用反馈归零的办法完成二十四进制。2.4译码显示电路2.4.1：显示器的原理我们这次设计所选用的是半导体数码管，是用发光二极管（简称led）组成的字形来显示数字，七个条形发光二极管排列成七段组合字形，便构成了半导体数码管。半导体数码管有共阳极和共阴极两种类型。共阳极数码管的七个发光二极管的阳极接在一起，而七个阴极则是独立的。共阴极数码管与共阳极数码管相反，七个发光二极管的阴极接在一起，而阳极是独立的。（a）共阳极接法(b)共阴极接法当共阳极数码管的某一阴极接低电平时，相应的二极管发光，可根据字形使某几段二极管发光，所以共阳极数码管需要输出低电平有效的译码器去驱动。共阴极数码管则需输出高电平有效的译码器去驱动。2.4.2：译码器原理（cd4511）译码为编码的逆过程。它将编码时赋予代码的含义“翻译”过来。实现译码的逻辑电路成为译码器。译码器输出与输入代码有唯一的对应关系。码显示电路是将计数器输出的8421bcd码译成数码管显示所需要的高低电平。所以在译码电路和数码管的选择上一定要注意配套。如我们采用阴极七段数码管，则译码电路就应选接与它配套的共阴极七段数码驱动器。4511是输出高电平有效的七段字形译码器，它在这里与数码管配合使用，表2列出了cd4511的真值表，表示出了它与数码管之间的关系。其示意图如下：图2.4.1 cd4511集成块示意图其功能介绍如下：输入端输出端显示数字bi a4 a3 a2 a1a b c d e f g0 x xx x00 0 0 0 0 0消隐0123456789消隐1 0 0 0 01 1 1 1 1 1 01 0 0 0 10110 0 0 01 0 0 1 01 1 0 1 1 0 11 0 0 1 11 1 1 1 0 0 11 0 1 0 00 1 1 0 0 1 11 0 1 0 11 0 1 1 0 1 11 0 1 1 00 0 1 1 1 1 11 0 1 1 11 1 1 0 0 0 01 1 0 0 01 1 1 1 1 1 11 1 0 0 11 1 1 0 0 1 10 x x x x0 0 0 0 0 0 0bi：4脚是消隐输入控制端，当bi=0 时，不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字。lt：3脚是测试输入端，当bi=1，lt=0 时，译码输出全为1，不管输入 dcba 状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。 .le：锁定控制端，当le=0时，允许译码输出。 le=1时译码器是锁a1、a2、a3、a4、为8421bcd码输入端。d# 9a、b、c、d、e、f、g：为译码输出端，输出为高电平1有效。第三章校时电路的设计当刚接通电源或者时钟走时出现误差，都需要进行时间的校准。校时电路的基本原理就是将0.5s的脉冲信号（可由分频器的第14级分频输出端直接获得），直接引进“时”计数器，同时将分计数器置“0”。在时的指示调到需要的数字后，再切断“0.5”信号，让计时器正常工作。校“分”电路也是按此方法进行的。3.1：rs触发器（如下图）图4.1.1 基本rs触发器逻辑符号工作说明如下：rsqnqn+1说明00000101保持00110111置一11000100置0111101xx不允许3.2：校时电路的实现原理如下：图3.2.1 校时电路图图3.2.1中所示。三个控制开关s1、s2、s3分别用来实现“时”、“分”、 “秒”的校准。开关处于正常位置分别接高电平，门3、门6、门8被封锁，校准信号不能通过三个门，所以“时”、“分”、“秒”计数器按正常计数。当按下s1置“校时”位置时，51闭合，门3打开，由分频器cd4咖送来0.5s的脉冲信号直接进入“时”计数器，使小时指示每0.5s计一个字，达到快速校时的目的，同时0.5s的脉冲信号送人“分”计数器的置0端，使“分”置0。当“时”校准后，手放开开关s1，再按下开关s2至“校分”位置，和校时的原理一样，将0.5s的脉冲信号接入“分”计数器的cpa端和“秒”计数器的置o端，这时使“分”知识快速计数，同时将“秒”计数器置0。当“分”调到合适的数字后，手放开开关s2，表进入正常走时状态。 “秒”校准开关s3控制着一个rs触发器(实际电路可用双d触发器74ls74集成块中的一个d触发器来实现贴的功能)的状态。当s3置于正常位置时，触发器置1，q端输出低电平，关闭门8，q端输出高电平，使门7打开，“秒”信号正常进入“秒”计数器，使时钟正常计时。若开关53置于“校秒“位置，即按下开关s3，则触发器置0，q端输出低电平，封锁门7，“秒”信号不能通过，而q端输出高电平，打开门8，使05s的信号进入“秒”计数器，此时“秒”计数器快速计时。待“秒”校准后，手放开按键53，使其恢复正常位置。其中周期为05s的脉冲信号，取自c叫咖分频器的ql端(即3引脚)。第四章整点报时电路数字钟要求在差10s为整点时开始产生每隔1s呜叫一次的响声，声音共鸣响五次，每次持续时间为1s。前四声为低音1024hz，后一声为高音2n8hz。其电路如下图所示，其中包括控制门电路部分和音响电路部分。图4.1.1 整点报时电路图4.1：整点报时电路工作原理(1)控制门电路部分 因为每当“分”和“秒”计数器计数到59min50s时，qd4、qb4、qc4、qa40101， qd3、 qc3、 qb3、 qa31001， qd2、 qc2、 qb2、 qa20101，qd1，、qcl、qbl、qal0000：可见，从59min50s到59min59s之间，只有秒个位计数，而“分”的十位，“分”的个位，“秒”的十位中，qc4qa4qd3=qa3qc2qa21不变。将它们相“与”，即图5.1.1中c=qc4qa4qd3qa3qc2qa2作为控制信号，去控制门15和门16。即在每小时最后10s，c1：门15输入端加有频率2048hz的信号b(可取自分频器cd4060的qa端)，同时又受qd1、qal的控制，即c就是在59s时，qdlqa1cl将门16关闭，门15打开，b信号通过门15。门16的输入加有频率1024hz的信号a，同时又受qd1的反。qal的控制，即在51s、53s、55s、57s时。cqd1的反qa11，将门15关闭，门16打开，a信号通过门16，则zcqd1。qa1b十cqd1的反qala，即可实现前四响为1024hz的低音，后一响为2048hz的高音，最后一响完毕正好整点c。(2)音响电路部分 三极管选用高频小功率管即可：选用3dg4，报时所需的1024hz和2048hz音频信号，分别取自分频器cd4060的q4和q5端。q5端的频率为1024hz，q4端的频率为2048h2。4.2：数字钟整机逻辑电路图4.2.1数字钟逻辑框图第五章：数字电子钟的组装和调试要点在试验面包板上组装电子钟，组装时应严格按图连接引脚，注意走线整齐，布局合理，器件的悬空端、清0端