基于TLC5510的数据采集系统设计.doc

1 tlc5510简介 tlc5510是美国德州仪器(ti)公司的8位半闪速架构a/d转换器，采用cmos工艺，大大减少比较器数tlc5510最大可提供20 mss的采样率，可广泛应用于高速数据转换、数字tv、医学图像、视频会议以及qam解调器等领域tlc5510的工作电源为5 v，功耗为100 mw(典型值)内置采样保持电路，可简化外围电路设计tlc5510具有高阻抗并行接口和内部基准电阻，模拟输入范围为06 v26 v11 引脚功能描述 tlc5510采用24引脚的贴片封装，其引脚配置如图1所示各引脚功能描述如下： agnd：模拟信号地； anglog in：模拟信号输入端； clk：时钟输入端； dgnd：数字信号地； d1d8：数据输出端d1为数据低位，d8为数据高位； oe：输出使能端oe为低电平时数据端有效，否则数据端为高阻态； vdda：模拟电路工作电压； vddd：数字电路工作电压； refts：内部参考电压当内部分压器输出额定2 v基准电压时，该端短路至reft； reft：参考电压(t代表top为26 v)； refb：参考电压(b代表bottom为06 v)； refbs：参考电压当内部分压器产生2 v的额定基准电压时该端短路至refb 12 典型应用电路 tlc5510的基准电源有多种接法，根据不同场合选择适当基准电源，利用内部基准源，tlc5510典型应用电路如图2所示由于其测量范围为06 v26 v(即：tlc5510在转换时模拟输入06 v时对应数字输出00 000 000，26 v对应的数字输出11111 111)，因此输入信号在进入tlc5510之前要对其处理，要使该输入信号处于量程内，应加入一个16 v的直流分量2 基于tlc5510的数据采集设计21 两级采样 tlc5510虽采样率高，但受干扰严重基于上述特点，将tlc5510运用于宽频数字示波器的数据采集为了提高抗干扰能力，专门设计一个有源晶振模块为tlc5510提供采样时钟，但导致采样率不可调为了解决这个问题，采用两级采样第一级采样为控制ad转换器对外围的电信号高速采样，并将其采样保存到fpga内部寄存器，该级采样率恒定不变，并由硬件设计实现；第二级采样为软件采样，即由fpga采样控制模块从寄存器中提取第一级采集结果，该级采样率是可调的22 等效采样 根据奈奎斯特定律，采样频率高于信号频率的两倍就可恢复原波形当采样频率等于或小于信号频率可采用等效采样，在不同周期获取不同相位的幅值，根据相位将幅值连续排列即可复原波形 采用内触发采样，即由被测信号的某相位点位为触发，然后存储其实现过程：每一个完整的采样需采集256个点，每一个采样点都是由相同电平触发，触发后启动fpga内部的计数器，对高频脉冲记数，脉冲数不同，代表相位也不相同经过256个周期，就可采集256个不同的相位点3 基于fpga的等效采样31 实现方案 该系统设计采用延迟法来实现等效采样如图3所示，设输入信号f(t)的周期为t(频率为f)，若将f(t)的一个周期t以t等分，在时间t1进行第一次取样，为了采集到下一个相位点，在时间t2进行第二次采样，t1t2可相隔多个信号周期假设m个，则相邻两个采样脉冲的时间间隔为(mt+t)如此类推，以下3个采样点则分别在t3，t4，t5时刻采样在每个触发位置延时nt(n=0，1，2，3)后存储采样，即可合成一个完整波形这种方法控制方便，通过fpga完成整个触发、延时、采样和存储功能，但对触发电路和延时电路要求很高32 硬件电路设计321 整形触发电路 由于每一次采样都要由某一事件触发，所以该系统设计采用内触发，即触发源为被采样信号，并由硬件触发电路实现该电路可把各种波形的周期信号整形为与原信号周期相同的方波信号 由于采用等效采样技术，其被测信号频率较高假设被采样信号的最高频率约为10 mhz，则整形器件选用maxim公司的电压比较器max912当输入信号电压高于预置的触发电平时，输出高电平；反之输出低电平图4所示为整形触发电路322 采样保持电路 每次采样是比触发时刻延迟nt的数据点，但由于被采样信号频率很高，要准确采样到该点基本无法实现为此需要引入采样保持电路 采样保持电路的功能：在采样时刻到来之前，该模块的输出电压随输入电压变化当到达采样时刻时，输出电压保持不变以供tlc5510采样其具体电路如图5所示 该采样保持电路由两片运算放大器a1，a2和模拟开关a3构成，采样时通过fpga控制时钟使a3的通道s1导通a1，a2为单位增益的电压跟随器，故uo=uc=uo，此时电容充电至uc因电压跟随器的输出电阻很小，故电容快速充电断开s1，由于uc无放电通路，其电压基本不变，故uo保持不变，即保存采样结果33 软件编程控制 等效采样的软件控制实际上是指对采样时刻的控制和对外同采样保持电路时序的控制，该控制可以在fpga内部编程实现，对应的实现模块如图6所示，主要由两部分组成其一为数字锁相环(pll)，用于产生频率足够高的脉冲信号由于采样率与t有关，因此将原来fpga自带的40 mhz时钟信号送入数字锁相环使之5倍频，进而提高至200 mhz其二为控制模块，采用同步开启异步复位的编程思想它有两个时钟输入端：clkce2是被测信号经整形电路后的脉冲信号，该信号为同步信号，也为触发源每次采样都由该信号触发开始计数；clk200是数字锁相环产生的高频采样脉冲，计数开始后内部计数器对clk200计数，当计数到m后(即mt时间)，计数完毕，马上控制采样保持电路进入保持状态，然后在经过若干个clk200时钟周期后(为了使信号完全进入保持状态电平达到稳定)，采样该数据点(每一数据点代表一个相位的数据值)若每一个采样周期需要采样256个点，则最大延时为256t=256200=128s，而被测信号为10 mh