[工学]课设任务书.doc

唐 山 学 院 数字电子技术课 程 设 计 题 目 交通信号灯控制电路的设计与仿真 系 (部) 信息工程系 班 级 09 电本 4 班 姓 名 王存刚 学 号 4090208431 指导教师 樊艳 2011 年 07 月 04 日至 07 月 08 日 共 1 周 2010 年 07 月 08 日 数字电子技术 课程设计任务书 一、设计题目、内容及要求 设计题目：设计题目：交通信号灯控制电路的设计与仿真 设计内容设计内容：1.信号灯白天工作要求 某方向绿灯点亮 20 秒，然后黄灯点亮 4 秒，最后红灯点亮 24 秒。在该方向为绿灯和黄灯点亮 期间，另一方向红灯点亮。 如果以 4 秒作为时间计量单位，则某一方向绿、黄、红三种指示灯点亮的时间比例为 5：1：6。 从点亮要求可以看出，有些输出是并行的：如南北方向绿灯亮时，东西方向红灯亮；南北方向 黄灯亮时，东西方向红灯亮；南北方向红灯亮时，东西方向绿灯亮；南北方向红灯亮时，东西方向 黄灯亮。信号灯采用 LED 红、绿、黄发光二极管模拟。 2.夜间工作方式 南北东西各方向黄灯亮，且每秒闪动一次。其它灯不亮。要求设置一个手动开关，用它控制白 天和夜间工作方式。 设计要求：设计要求： （1）要求根据设计要求实现交通灯的现实功能； （2）用 Multisim 进行仿真 （3）最后要有设计说明书； 二、设计原始资料 电子实验台、三极管、二极管，芯片、电容、电阻 三、要求的设计成果（课程设计说明书、设计实物、图纸等） 课程设计说明书、仿真结果 四、进程安排 周 1 讲解整个设计要实现的功能，查阅相关资料，画出整体电路， 周 2、3 进行仿真并调试； 周 4 撰写课程设计任务书 周 5 课程设计答辩并交设计说明书 五、主要参考资料 1 付家才电子工程实践技术北京：北京工业出版社，2003 2 毕满清电子技术实验与课程设计北京：机械工业出版社，2001 3 阎石主编数字电子技术基础（第五版）北京：高等教育出版社，2009 4 丁润涛主编电子工程手册北京：机械工业出版社，1995 指导教师（签名）：教研室主任（签名）： 课程设计成绩评定表 出勤天数 出勤 情况 缺勤天数 出勤情况及设计过程表现（20 分） 课设答辩（20 分） 设计成果（60 分） 成 绩 评 定 总成绩（100 分） 提问 （答辩） 问题 情况 综 合 评 定 指导教师签名： 年 月 日 目目 录录 1 引言.1 1.1 设计的目的.1 1.2 设计的背景.1 2 EDA 技术的发展概况3 3 VHDL 语言简介 4 4 总体设计.6 4.1 总体设计思想.6 4.2 端口介绍 7 4.3 时序仿真图 7 4.4 时序仿真分析 7 4.5 延时分析 8 4.6 VHDL 程序代码.8 5 设计总结.11 6 参考文献.12 课程设计说明书课程设计说明书 1 1 引言 1.1 设计的目的 1.1.了解并掌握电子电路的一般设计方法，具备初步的独立设计能力。 2.2.学习并掌握电路设计及仿真软件 multisim10.0 运用。 1.2 设计的背景 在城镇街道的十字交叉路口，为了保证交通秩序和行人安全，一般在每条道路上 各有一组红黄绿交通信号灯，其中红灯亮，表示该条道路禁止通行；黄灯亮表示该条 道路上未过停车线的车辆禁止通行；绿灯亮表示该条道路允许通行。交通灯的控制电 路自动控制十字路口两组红黄绿交通灯的状态转化，指挥各种车辆和行人安全通行， 实现十字路口交通管理的自动化。 2 EDA 技术的发展概况 EDA 的发展经过了三个阶段 CAD,CAE,EDA。电子设计技术的核心就是 EDA 技术， EDA 是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成 果而研制成的电子 CAD 通用软件包，主要能辅助进行三方面的设计工作，即 IC 设计、 电子电路设计和 PCB 设计。70 年代为计算机辅助设计(CAD)阶段，人们开始用计算机 辅助进行 IC 版图编辑、PCB 布局布线，取代了手工操作。80 年代为计算机辅助工程 (CAE)阶段。与 CAD 相比，CAE 除了有纯粹的图形绘制功能外，又增加了电路功能设 计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE 的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB 后分析。90 年代为电子系统设计自动化(EDA)阶段。 课程设计说明书课程设计说明书 2 随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业 自动化、仪器仪表等领域的电子系统设计工作中，EDA 技术的含量正以惊人的速度上 升，它已成为当今电子技术发展的前沿之一。人类社会已进入到高度发达的信息化社 会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大 的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进 步的主要因素是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表， 目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管。后者 的核心就是 EDA 技术，EDA 是指以计算机为工作平台，融合应用电子技术、计算机 技术、智能化技术最新成果而研制成的电子 CAD 通用软件包，主要能辅助进行三方面 的设计工作：IC 设计,电子电路设计,PCB 设计。没有 EDA 技术的支持，想要完成上述 超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必 将对 EDA 技术提出新的要求。VHDL 的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言 。自 IEEE 公布了 VHDL 的标准版本， IEEE-1076（简称 87 版)之后，各 EDA 公司相继推出了自己的 VHDL 设计环境， 或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设计领域得到了广 泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993 年，IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL 的内容，公 布了新版本的 VHDL，即 IEEE 标准的 1076-1993 版本， （简称 93 版） 。现在， VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到众多EDA 公司的支 持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世 纪中，VHDL 于 Verilog 语言将承担起大部分的数字系统设计任务。 3 VHDL 语言简介 VHDL 语言是一种用于电路设计的高级语言。它在80 年代的后期出现。最初 是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用 范围较小的设计语言 。 VHDL 的英文全写是： VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用 主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在 FPGA/CPLD/EPLD 的设计中。当然在一些实力较为雄厚的单位，它也被用来设计 ASIC。 课程设计说明书课程设计说明书 3 VHDL 主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有 硬件特征的语句外， VHDL 的语言形式和描述风格与句法是十分类似于一般的计算 机高级语言。 VHDL 的程序结构特点是将一项工程设计，或称设计实体（可以是一 个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部 （或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体 定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。 这种将设计实体分成内外部分的概念是VHDL 系统设计的基本点 与其他硬件描述语言相比， VHDL 具有以下特点： 功能强大、设计灵活。 VHDL 具有功能强大的语言结构，可以用简洁明确的源 代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直 接生成电路级描述。 VHDL 支持同步电路、异步电路和随机电路的设计，这是其他 硬件描述语言虽不能比拟的。 VHDL 还支持各种设计方法，既支持自底向上的设计， 又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。 支持广泛、易于修改。由于 VHDL 已经成为 IEEE 标准所规范的硬件描述语言， 目前大多数 EDA 工具几乎都支持 VHDL，这为 VHDL 的进一步推广和广泛应用奠 定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL 编写的源代码， 因为 VHDL 易读和结构化，所以易于修改设计。 强大的系统硬件描述能力。 VHDL 具有多层次的设计描述功能，既可以描述系 统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或 结构描述，也可以采用三者混合的混合级描述。另外，VHDL 支持惯性延迟和传 输延迟，还可以准确地建立硬件电路模型。 VHDL 支持预定义的和自定义的数据类 型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 独立于器件的设计、与工艺无关。设计人员用VHDL 进行设计时，不需要首 先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后， 可以用多种不同的器件结构来实现其功能。 很强的移植能力。 VHDL 是一种标准化的硬件描述语言，同一个设计描述可以 被不同的工具所支持，使得设计描述的移植成为可能。 易于共享和复用。 VHDL 采用基于库（ Library）的设计方法，可以建立各种可 再次利用的模块。这些模块可以使设计成果在设计人员之间进行交流和共享，减少 硬件电路设计。 （1）与其他的硬件描述语言相比， VHDL 具有更强的行为描述能力，从而决定 了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器 件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 （2）VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设 计系统的功能可行性，随时可对设计进行仿真模拟。 课程设计说明书课程设计说明书 4 （3）VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解 和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多 人甚至多个代发组共同并行工作才能实现。 （4）对于用 VHDL 完成的一个确定的设计，可以利用EDA 工具进行逻辑综合 和优化，并自动的把 VHDL 描述设计转变成门级网表。 （5）VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必 管理最终设计实现的目标器件是什么，而进行独立的设计。 4 总体设计 4.1 总体设计思想 设计一个出租车自动计费器，计费包括起步价、行车里程计费、等待时间计费三 部分，费用的计算是按行驶里程收费，设出租车的起步价是 5.00 元，当里程小于 3km 里时，按起步价收费；当里程大于 3km 时每公里按 1.3 元计费。等待累计时间超过 2min，按每分钟 1.5 元计费。所以总费用按下式计算： 总费用=起步价+（里程-3km）里程单价+等候时间等候单价 显示汽车行驶里程：用二位数字显示，显示方式为“XXXX”，单价为 km。计程范 围为 099km，计程分辨率为 1km。 课程设计说明书课程设计说明书 5 显示等候时间：用两位数字显示分钟，显示方式为“XX”。计时范围为 059min，计时分辨率为 1min。 显示总费用：用四位数字显示，显示方式为“XXX.X”，单位为元。计价范围为 999.9 元，计价分辨率为 0.1 元。总体的设计结构图如下： 4.2 端口介绍 输入包括4个端口，分别是：clk_195表示时钟脉冲；fin表示里程脉冲；start表示 计价使能信号；stop表示等待信号。 输出包括 8 个端口，分别是：cha3,cha2,cha1,cha0 表示费用数据；km1,km0 表示里程数 据；min1,min0 表示等待时间。图如下： 4.3 时序仿真图 课程设计说明书课程设计说明书 6 图 4-3 时序仿真图 4.4 时序仿真分析 首先是等待信号（stop）为低电平，在这段时期如果公里数不超过 3 公里，费用 为 5 元，超过三公里后按每公里 1.3 元收费，从图中可知当行驶 6 公里时费用为 8.9 元。 然后等待信号（stop）为高电平，在未超过 2 分钟时不计费，超过后按每公里 1.5 元收 费，由图中可知是，3 分钟时计费为 8.9+1.5=10.4，所以通过时序仿真分析可以得知与 预期实现的功能完全符合。 4.5 延时分析 由上表可知：当 clk_195 输入变化时，cha0 的输出会延时 14.4ns,cha1 的输出延时 13.4ns。 由上表可知：当 clk_195 输入变化时，cha2 的输出会延时 12.2ns,cha3 的输出延时 12.2ns。 课程设计说明书课程设计说明书 7 由上表可知：当 clk_195 输入变化时，km0 的输出会延时 13.7ns,km1 的输出延时 13.7ns。 由上表可知：当 clk_195 输入变化时，min0 的输出会延时 13.8ns,min1 的输出延时 13.8ns。 4.6 VHDL 程序代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity tat is port ( clk_195 : in std_logic; -频率为 195Hz 的时钟 start : in std_logic; -计价有效信号 stop: in std_logic; -等待停止信号 fin:in std_logic; -里程脉冲信号 cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0); -费用数据 km1,km0:out std_logic_vector(3 downto 0); -公里数据 min1,min0: out std_logic_vector(3 downto 0); -等待时间 end tat; architecture behav of tat is signal f_15,f_13,f_1:std_logic; -频率为 13Hz，15Hz，1Hz 的信 号 signal q_15:integer range 0 to 15; -分频器 signal q_13:integer range 0 to 13; -分频器 signal q_1:integer range 0 to 241; -分频器 signal w:integer range 0 to 59; -秒计数器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0); -十六进制费用计数器 signal k1,k0:std_logic_vector(3 downto 0); -公里计数器 signal m1:std_logic_vector(2 downto 0); -分的十位计数器 signal m0:std_logic_vector(3 downto 0); -分的个位计数器 signal en1,en0,f:std_logic; -有效信号 begin 课程设计说明书课程设计说明书 8 feipin:process(clk_240,start) begin if clk_240event and clk_240=1 then if start=0 then q_15“0000001“then en1“00000010“ then en0=1; -此 IF 语句得到 en0 有效信号 else en0=0; end if; else en1=0;en0=0; end if; end if; km1=k1;km0=k0;min1=0min0=m0; -公里数据、分钟数据输出 end process; process(f,start) begin if start=0 then c3=“0000“;c2=“0000“;c1=“0101“;c0=“0000“; elsif fevent and f=1 then if c0=“1001“ then c0=“0000“; -此 IF 语句完成对费用的计数 if c1=“1001“ then c1=“0000“; if c2=“1001“ then c2=“0000“; i