电工学PPT电子课件教案-第21章 门电路和组合逻辑电路.ppt

21.1 脉冲信号,21.2 晶体管的开关作用,21.3 分立元件门电路,21.4 ttl门电路,21.5 mos门电路,21.6 逻辑代数,21.7 组合逻辑电路的分析和综合,21.8 加法器,21.10 译码器和数字显示,21.11 数据分配器和数据选择器,第21章 门电路和组合逻辑电路,本章要求: 1.掌握与门、或门、非门、与非门和异或门等的逻辑功能，了解ttl与非门及其电压传输特性和主要参数，了解cmos门电路的特点，了解三态门和集电极开路门电路的作用； 2. 掌握逻辑函数的表示方法，并能应用逻辑代数运算法则和卡诺图化简逻辑函数； 3.能分析和综合简单的组合逻辑电路； 4.理解加法器、译码器、数据分配器和数据选择器的工作原理。,第21章 门电路和组合逻辑电路,end,21.1 脉冲信号,21.1.1 电子电路中的信号,时间上连续变化的,时间和幅度都是跳变的,特点：注重电路的输入、 输出大小、相位关系,特点：注重电路的输入、输出的逻辑关系,21.1.2 脉冲信号的波形及参数,脉冲是一种跃变信号,并且持续时间短暂,实际矩形波的特征,脉冲幅度 信号变化的最大值,脉冲上升沿,脉冲下降沿,脉冲宽度,正脉冲,负脉冲,脉冲信号变化后的电平值比初始电平值高,脉冲信号变化后的电平值比初始电平值低,21.1.3 脉冲信号的逻辑状态,高电平 用1 表示,低电平 用0 表示,end,21.2 晶体管的开关作用,输出高电平,输出低电平,输入信号控制开关状态,晶体管的三种工作状态,三极管是数字电路中最基本的开关元件，通常不是工作在饱和区就是工作在截止区。放大区只是出现在三极管由饱和变为截止、由截止变为饱和的过渡过程中。,饱和区,截止区,放大区,晶体管结电压的典型数据,例：,如图所示电路中，,当输入电压,分别为,和,时，,试问晶体管,处于何种工作状态？,解：,晶体管临界饱和时的基极电流,end,21.3 分立元件门电路,21.3.1 门电路的基本概念,门,不满足条件的 电信号,能够通过“门”,不能够通过“门”,满足条件的 电信号,用电路做成这种开关 称为“门电路”,结论: 门电路输出信号与输入信号之间存在一定的逻辑关系,门电路,门电路的输入和输出信号都是用电位（或叫电平）高低表示,高电平用“1”表示 低电平用“0”表示,高电平用“0”表示 低电平用“1”表示,1。“与”门（ “与”逻辑）,a、b、c 都满足一定条件时，事件y 才发生。,yabc,灯y亮的条件： a “与”b “与”c 同时接通,a1、b1、c1,a、b、c有一个为0,逻辑乘 逻辑与,&,与门的逻辑符号,a,b,c,y,2。“或”门（ “或”逻辑）,a、b、c 只要有一个满足条件时,事件y 就发生.,灯y亮的条件： a “或”b “或”c只要有一个接通,a1“或”b1“或”c1,a、b、c 都为0,y=a+b+c,逻辑加 逻辑或,a,b,c,y,或门的逻辑符号,3。“非”门（ “非”逻辑）,a 满足条件时，事件y 不发生 a 不满足条件时，事件y 发生,灯y亮的条件： a 不接通,a0,a1,灯y不亮的条件： a 接通,逻辑非,非门的逻辑符号,1,21.3.2 二极管“与”门电路,“与”逻辑状态表（真值表）,yabc,0 表示低电平,1 表示高电平,21.3.3 二极管“或”门电路,“或”逻辑状态表（真值表）,y=a+b+c,21.3.4 晶体管“非”门电路,“非”逻辑状态表（真值表）,基本门电路,与非门,“与非”逻辑状态表（真值表）,全 “1”出 “0” ,有 “0” 出 “1”,用二极管 “或”门和晶体管 “非”门联接成 “或非”门电路。,“或非”逻辑状态表（真值表）,全 “0”出 “1” ,有 “1” 出 “0”,end,21.4 ttl门电路,21.4.1 ttl “与非” 门电路,1.输入端不全为 “1”的情况,y,r4,r2,r1,3k,t2,r5,r3,t3,t4,t1,t5,a,b,750,3k,360,100,1v,电位接近电源电压使 t3 ，t4导通,输出端电位,拉电流,2. 输入端全为 “1”的情况,y,r4,r2,r1,3k,t2,r5,r3,t3,t4,t1,t5,a,b,c,750,3k,360,100,钳位在2.1v,灌电流,输出端电位,两种实际的ttl” 与非“门芯片,ct74ls20(4输入2门),ct74ls00(2输入4门),ttl “与非” 门的特性及技术参数,1. ttl “与非” 门的电压传输特性,2. 输出高电平电压uoh和输出低电平电压 uol,输出高电平电压 uoh 对应于ab 段输出电压,输出低电平电压 uol对应于de 段输出电压,通用ttl “与非” 门,典型值,3.噪声容限电压,低电平噪声容限电压 unl 在保证输出的高电平电压不低于额定值90的条件下所容许叠加在输入低电平上的最大噪声（或干扰）电压。,3.噪声容限电压,高电平噪声容限电压 unh 在保证输出的低电平电压的条件下所容许叠加在输入高电平（极性和输入信号相反）的最大噪声（干扰）电压,典型值：,5。扇出系数no,指一个 “与非” 门能带同类门的最大数目，表示带负载能力,对ttl “与非”门,如何计算 no,6. 平均传输延迟时间,tpd1,tpd2,平均传输延迟时间,注意：此值愈小愈好,上升延迟时间,下降延迟时间,21.4.2 三态输出 “与非” 门电路,r4,r2,r1,t2,r5,r3,t3,t4,t1,t5,d,a,b,y,ucc,决定于a、b的状态，实现 “与非” 逻辑关系,工作原理,r4,r2,r1,t2,r5,r3,t3,t4,t1,t5,d,a,b,y,ucc,1v,1v,输出端处于高阻状态，相当于开路状态,工作原理,高电平时高阻状态,三态门主要作为ttl电路 与总线间的接口电路,用途：,此时接受g2的输出。 g1 、g3呈高阻状态,三态输出 “与非” 门的逻辑状态表,21.4.3 集电极开路 “与非” 门电路(oc门),&,oc门电路的符号,注意与 普通 与非门的区别,oc门可以实现“线与”功能,y=y1y2y3,“线与” 输出端直接相连,end,21.5.2 cmos 门电路,1.cmos “非” 门电路,cmos 电路,21.5 mos 门电路,工作原理,a0,输出 y1,工作原理,a1,输出 y0,4. cmos 传输门电路,4. cmos 传输门电路,21.5.3 cmos电路的优点,、静态功耗小（只有0.01mw) 。,、允许电源电压范围宽（318v）。,3、扇出系数大，抗噪容限大。,5、集成度较高,4、制造工艺简单。,end,21.6 逻辑代数,21.6.1 逻辑代数运算法则,在逻辑代数中，用 “1” 、“0” 表示两种状态,普通代数表示数量关系,逻辑代数表示逻辑关系,0+0=0,0+1=1+0=1+1=1,由三种基本的逻辑运算关系 得以下运算结论,1.基本运算法则,1. a 0 =0 a=0,2. a 1=1 a=a,3. a a=a,4.,5. a+0=a,7. a+ a = a,6. a+1=1,8.,9.,交换律,结合律,分配律,10. a+b=b+a,11. a b=b a,13. a+b+c=a+ ( b+c ) =(a+b)+c,12. abc=(ab) c =a (bc),14. a(b+c)=ab+ac,15. a+bc=(a+b)(a+c),2.运算规律,16. a（a+b）=a,证明： a（a+b）=aaabaab a（1b）a,吸收律,17.,18.,19.,证明：,20.,21.,摩根定律,21.,22.,证明：,23.,“与”形式,“或”形式,1,1,1,1,1,1,0,0,1,1,0,0,0,0,0,0,21.6.2 逻辑函数的表示方法,逻辑函数 y（a、b、c ）,a、b、c 是输入变量，y 是输出变量。 字母上无反号的叫原变量，有反号的叫反变量。,任何一件具体事物的因果关系都可以用一个逻辑函数描述,例：举重比赛有abc三个裁判, 当主裁判a认为合格时算为二票，而副裁判bc认为合格时分别算为一票。试设计判决电路。,输入变量：a、b、c,“1”,认为合格,“0”,认为不合格,输出变量：y,“1”,表示通过,“0”,表示不能通过,y（a、b、c）,一、逻辑真值表,以表格的形式表示输入、输出变量的逻辑状态关系,举重裁判电路的逻辑状态表,二、逻辑函数式,用 “与”、 “或” 、“非” 等逻辑运算的组合式，表示逻辑函数的输入与输出的关系的逻辑状态关系。,举重裁判电路的逻辑函数式,ya（b +c）,（1）直接由输入、输出的逻辑关系列写逻辑式,（2）由真值表列写逻辑式,最小项,在n 变量逻辑函数中，若m 为包含n 个因子的乘积项，而且这n 个变量均以原变量或反变量的形式在m 中出现一次，称m 为该组变量的最小项。,n 个变量共有 个最小项,在输入变量的任何 取值下必有且仅有 一个最小项的值为1;,任意两个最小项的 乘积为0；,全体最小项之和为1,任何一个逻辑函数都可以表示为取值为1的最小项之和的形式。,标准“与或”式最小项之和的标准形式,三、逻辑图,用 “与”、 “或” 、“非” 等相应的逻辑符号表示函数关系,ya（b +c）,逻辑函数化简的意义：,减少构成电路的逻辑“门”和联接线，降低成本，提高电路的可靠性；,通过变换表达式的形式，可以充分利用已有集成芯片。,21.6.3 逻辑函数的化简,1. 应用逻辑代数运算法则化简,(1) 并项法,(2) 配项法,应用,如：,（3）吸收法,如：,（4）消项法,如：,（5）消因子法,如：,（6） 加项法,如：,卡诺图的概念,卡诺图以方块图的形式表示输入输出逻辑关系。,二变量的卡诺图,0,1,0,1,三变量的卡诺图,a,b,a,bc,0,1,00,01,11,10,变量的取值次序按照循环码排列,结构特点： 几何上相邻的两个小方块所代表的最小项只有一个变量不同。,每一个小方块代表一个最小项,相邻代码之间只有一位的状态不同,卡诺图的结构,2. 应用卡诺图化简,0 1,01,10,00,11,0000,1111,四变量的卡诺图,ab,cd,00,01,11,10,00,01,11,10,可按最小项的十进制取值进行编号,卡诺图表示逻辑函数,0,0,0,1,例1：若已知函数的真值表：,将在真值表中取值为“1”的最小项所对应的方框填“1”，取值为“0”的最小项所对应的方框填“0”,a,bc,0,1,00,01,11,10,1,1,1,1,1,1,1,1,1,1,例2：若已知函数的真值表：,1,1,1,1,1,将在函数式中取值为“1”的最小项所对应的方框填“1”。,例3：若已知函数的标准“与或”式：,例4：试用卡诺图表示逻辑函数：,解：,1,1,1,1,1,1,或解：,1,1,1,1,1,1,利用卡诺图化简逻辑函数,在卡诺图中，几何上相邻的两项仅一个变量不同。,两项合并消去一个变量,四项合并消去二个变量,利用卡诺图化简逻辑函数的基础：,八项合并消去三个变量,可不可以六项、十项合并？,卡诺图中的“边”与“角”也是相邻的。,卡诺图化简逻辑函数的步骤,画出要求化简函数的卡诺图；,按照“最少、最大”的原则（即圈的个数最少，圈内的最小项个数尽可能多）圈起所有取值为“1”的相邻项；,对每一个矩形圈写出合并结果，再将各圈的结果相加即为所求的最简“与或”式。,1,1,1,1,1,例1：用卡诺图将函数f化为最简“与或”式。,解：,1,1,1,1,1,1,1,1,1,1,1,例2：用卡诺图将函数f化为最简“与或”式。,解：,卡诺图化简应注意的问题,圈最大；允许重复使用“1”，每个圈中所包含的项数为 ，n=0,1,2, ,圈数最少；,不要遗漏，但圈也不能重复（即每圈一个新的矩形圈时，必须包含一个在其它圈中未出现过的最小项）。,1,1,1,1,1,1,1,1,这样圈可以吗？,no,例4：用卡诺图将函数f化为最简“与或”式。,解：,1,1,1,1,1,1,1,1,1,1,1,例5：用卡诺图将函数f化为最简“与或”式。,1,1,1,1,1,1,1,1,1,1,1,这样圈可以吗？,no,解：,end,21.7 组合逻辑电路的分析及综合,21.7.1 组合逻辑电路的分析,分析组合逻辑电路的步骤：,逻辑图,分析要求：,已知电路结构,（输入输出逻辑关系）,（逻辑图）,求电路的功能,例：分析下面的逻辑图,逻辑状态表,逻辑功能：当输入端a和b不是同为1或0时，输出为1； 否则，输出为0。,21.7.2 组合逻辑电路的综合,组合电路的 综合（或称为设计）的工作 是要求设计者按照给定的具体逻辑要求设计出最简单的逻辑电路。,综合组合电路的步骤：,逻辑 要求,例：旅客列车分特快、直快和普快，并依此为优先 通行次序。某站在同一时间只能有一趟列车从车站 开出，即只能给出一个开车信号，试画出满足上述 要求的逻辑电路。,“1”,表示开出,“0”,表示不能开出,设a、b、c 分别代表特快、直快、普快,开车信号分别为ya、 yb 、 yc,“1”,表示进站,“0”,表示未进站,解：,由题中给出的逻辑要求，列逻辑状态表,对已写出的函数式化简,例：设计一个监视交通信号灯工作状态的逻辑电路。,电路由 红、黄、绿三盏灯组成。正常工作时，任何时刻必有一盏而且只允许有一盏灯点亮；其它点亮状态时电路故障，要求发出故障信号。（要求用“与非”门实现）,解：,逻辑抽象,（分别表示红、黄、绿三盏灯）,输入变量：,a、b、c,“1”：灯亮,“0”：灯不亮,输出变量：,f,（表示报警与否）,“1”：报警,“0”：不报警,a b c,f,0 0 0,1,0 0 1,0,0 1 0,0,0 1 1,1,1 0 0,0,1 0 1,1,1 1 0,1,1 1 1,1,写出逻辑函数式,1,1,1,1,1,逻辑图,end,21.8.2 半加器,“半加” 就是求本位和，不考虑低位进来的进位数。,21.8 加法器,半加器逻辑状态表,逻辑式,21.8.3 全加器,在多位数相加时，两个待加数 和 还要 考虑来自低位的进位数 ，由此得出本位和数 （全加和数） 和进位数,全加器逻辑状态表,半加和：,所以：,根据逻辑状态表，写出逻辑函数式,end,21.10 译码器和数字显示,21.10.1 二进制译码器,译码是将二进制代码按其编码时的意愿 译成对应的信号或十进制数码。,（1）列出译码器的状态表,三位二进制译码器的状态表,（2）由状态表