VLSI设计方法概述.ppt

2019/2/25,1,2019/2/25,2,设计层次及其设计描述,2019/2/25,3,系统级(system level)：描述系统总体设计要求 芯片级(behavioral level) 描述模块的行为，重点是：电路能做什么，如何做 无时序和结构的问题 一般包含算术运算、循环和复杂数据类型 寄存器传输级(rtl level) 描述寄存器之间的逻辑，包括时钟时序信息 显示了电路的结构 包含状态机和数学表达式 可以在行为上实现元件 门级(gate level) 基于逻辑门描述整个系统的结构 使用逻辑门 使用锁存器/寄存器暂存信号 用其他门级描述表示元件,2019/2/25,4,电路级(circuit level) 描述所有元件的电气行为，如电容、 电阻、电感、mos等 物理级（版图级）（physical level，layout level） 直接描述电路的几何图形 直接产生掩膜要用的版图,2019/2/25,5,设计方法,全定制:基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型ic或是asic。 基于门阵（gate-array）和标准单元（standard-cell）的半定制设计（semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片。 基于pld（programmable logical design）芯片的设计，因为其易用性、“可重构性”受到对集成电路工艺不太了解的系统集成用户的欢迎。近年来pld中发展最活跃的当属fpga。,2019/2/25,6,2.2.2 基于门阵的ic设计,工艺上预制好的许多未连接的阵列分布的门。将晶体管作为重复排列组成基本阵列，将单元内部晶体管连接就构成了一定形式的门（标准二输入“与非门”或“或非门”：两只pmos和nmos，称之为四管单元。） ，门电路之间再相互连接就构成专用电路。门阵单元内部晶体管之间的互连，及单元之间的互连都是由与连线有关的掩模工艺实现的。,1.门阵列（gate array）？,特点： 晶体管级掩膜已完全定义，设计者不能改变 设计工作就是对连接进行编程 需要使用基于rtl的方法和综合以及其他cad工具 公司只负责设计，制造由其它公司完成（如tsmc, umc).,2019/2/25,7,2.掩模式门阵mga（masked gate array）,掩膜式门阵mga（masked gate arrary） 母版的结构是预先设计好的，顶部几层是金属层，用来规 定门阵晶体管之间的连线，金属连线层是设计人员用全定 制掩膜方式来制备的 ，规模为几千门到几十万门。 门阵列版图设计 首先选择基版和单元库，然后采用cad工具进行布局和布 线。实际只设计几层连线以及层之间连接点的掩膜版。 连线分两步：晶体管逻辑单元系统电路 mga特点： 开发周期短，流片费用比基于单元的ic或全定制电路便宜； 单元利用率低。,2019/2/25,8,channeled gate array（通道式门阵列） channelless gate array（门海sog） structured gate array（结构化门阵列）,mga分类,2019/2/25,9,1）channeled gate array,only the interconnect is customized the interconnect uses predefined spaces between rows of base cells manufacturing lead time is between two days and two weeks 将很多规则排列的晶体管用内连线连接起来，构成各种逻辑门阵列，阵列间有规则布线通道，负责门与门之间的连接 ，便形成门阵列母片。门阵基版设计为了确保一定连线的布通率，必须给通导宽度流有一定的余地，造成芯片利用率低（70% ）。,图2-5 channeled gate array,2019/2/25,10,按编程工艺 1.熔丝或反熔丝编程器件actel的fpga器件 体积小，集成度高，速度高，易加密，抗干扰，耐高温 只能一次编程，在设计初期阶段不灵活 2.sram大多数公司的fpga器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂eeprom用于保存程序 3.eeprom大多数cpld器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大,2019/2/25,11,2.3.2 主要pld生产商, 最大的pld供应商之一, isp技术的发明者, 反熔丝fpga和flash fpga技术与产品的开拓者，提供军品及宇航级产品, fpga的发明者，最大的pld供应商之一,2019/2/25,12,各种ic类型的优缺点比较,全定制ic设计复杂，必须从单元设计起，直到几十层版图完成，开发时间最长，因此nre（nonrecurring-engineering)最高。但硅片利用率最高，折算成单片生产成本最低，功能最强，性能最好。 门阵列只需设计几层连线和引线孔层掩膜，nre费最低，但单片成本高；门阵列电路受库单元的限制功能较弱。 基于单元的ic比门阵电路功能强，集成度高，硅片利用率也高，但需设计几十层掩膜层，即nre比门阵要高，但单片成本较门阵列便宜，流片周期比门阵列长。 fpga 用于量少，上市要求快的产品，nre和固定成本低（编程设备的价格比较低廉）,2019/2/25,13,表2-2 各种ic类型比较,2019/2/25,14,2.4 vlsi设计基本流程,2019/2/25,15,逻辑设计,design entry 输入：电路图或硬件描述语言 工具：任何文本编辑工具 如：ultraedit，仿真器自带编辑器 logic synthesis 综合：对hdl输入或电路图， 按照一定的约束条件 转换成优化的门级网表（netlist）的过程。 工具：cadence: ambit， pks； synopsys: design compiler； synplify: synplify/pro,2019/2/25,16,system partitioning 系统划分：将电路分成大小合适的模块 prelayout simulation 功能仿真：检查系统功能的正确性 工具：modelsim （mentor） vcs/vss（synopsys） nc-verilog（cadence） verilog-xl（cadence）,2019/2/25,17,物理设计,floorplanning 平面规划：在芯片上安排各个宏模块的位置 工具：synopsys: apollo， astro， cadence: soc encounter， silicon placement 布局：安排宏模块中标准单元的位置 routing 布线：宏模块与单元之间的连线 extraction 参数提取：提取连线的电阻、电容参数 工具：cadence: nautilus dc synopsys: star-rc xt,2019/2/25,18,postlayout simulation 版图后仿真：检查考虑连线后功能和时序是否正确， 包括erc(电学规则检查)和drc(设计规则检查)， 最终 形成版图数据文件。 时序验证：cadence: pearl synopsys: primetime drc/lvs： dracula (cadence) calibre (mentor ） hercules (synopsys),2019/2/25,19,2.5 fpga设计流程,一般设计步骤： 设计准备 设计输入 功能仿真 设计处理 时序仿真 器件编程 器件测试,2019/2/25,20,设计准备 在系统设计之前，首先要进行方案论证系统设计和器件选择等准备工作。一般采用自上而下的设计方法。 设计输入 (1)原理图输入方式 原理图输入方式是最直接的设计描述方式，从软件系统提供的元件库中调用元件图画出原理图。这种方式要求设计人员有丰富的电路知识。其主要优点是容易实现仿真，便于信号观察和电路的调整；缺点是效率低，对于不同的 pld器件需重新输入原理图移植性差。,2019/2/25,21,(2)硬件描述语言输入方式 硬件描述语言使用文本方式描述设计。目前常用的高级硬件描述语言，主要有vhdl和verilog hdl两个ieee标准。其突出优点是：语言与工艺无关，可以使设计人员在系统设计逻辑验证阶段便确立方案的可行性；语言的公开可利用性，便于实现大规模系统的设计；具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计库之间的转换很方便，不必对底层的电路和pld结构的熟悉。 (3)波形输入方式 波形输入方式主要用来建立和编辑波形设计文件，以及输入仿真向量和功能测试向量。波形设计输入适合于时序逻辑和有重复性的逻辑函数。系统软件可以根据用户定义的输入/输出波形自动生成逻辑关系。,2019/2/25,22,功能仿真 功能仿真也叫前仿真。用户所设计的电路必须在编译之前进行逻辑功能验证，此时的仿真没有延时信息，对于初步的功能检测非常方便。 设计处理 设计处理是器件设计中的核心环节。在设计处理过程中，编译软件将对设计输入文件进行逻辑简化综合优化和适配，最后生成编程文件。 (1)逻辑优化和综合 化简所有的逻辑方程或用户自建的宏，使设计所占用的资源最少。综合的目的是将多个模快化设计文件合并为一个网表文件，并使层次设计平面化。,2019/2/25,23,(2)适配和分割 确立优化以后的逻辑能否与器件中的宏单元和i/o单元适配，然后将设计分割为多个便于识别的逻辑小块形式映射到器件相应的宏单元中。对于整个设计较大的，不能装入一片芯片时，可以将设计划分成多块，并装入同一系列的多片器件中。分割可全自动部分或全部用户控制，目的是使器件数目最少，器件之间通信引脚数目最少。 (3)布局布线 布局和布线工作是在上面的设计工作完成后由软件自动生成，它以最优的方式对逻辑元件布局，并准确地实现元件间的互联。,2019/2/25,24,时序仿真 时序仿真又称后