毕业设计（论文）-基于FPGA的多功能数字钟的设计与实现.pdf

编号 210802122108021222 南京航空航天大学南京航空航天大学金城学院金城学院 毕 业 设 计毕 业 设 计 题 目 多功能数字钟的设计与实现 学生姓名 谭英明 学 号 2108021222 系 部 信息工程系 专 业 信息工程 班 级 21080212 指导教师 姚楠 助教 二一二年六月 南京航空航天大学南京航空航天大学金城金城学院学院 本科毕业设计（论文）诚信承诺书本科毕业设计（论文）诚信承诺书 本人郑重声明：所呈交的毕业设计（论文） （题目： 多功能数字 钟的设计与实现 ）是本人在导师的指导下独立进行研究所取得的成 果。尽本人所知，除了毕业设计（论文）中特别加以标注引用的内容 外，本毕业设计（论文）不包含任何其他个人或集体已经发表或撰写 的成果作品。 作者签名： 年 月 日 （学号） ： 毕业设计（论文）报告纸 i 多功能数字钟的设计与实现 摘 要 随着电子工业的发展，电子产品日新月异。钟表的数字化给人们生产生活带来了极大的 方便，而且大大地扩展了钟表原先的报时功能。诸如数字钟、万年历、电子表、定时自动报 警、定时启闭电路、通断动力设备，甚至各种定时电气的自动启用、通信、网络等众多领域， 所有这些，都是以钟表数字化为基础的。由于其功能的不断增加，使用方便性不断提高，很 多产品已经成为人类日常生活中不可或缺的助手。 本文是基于 fpga 的多功能数字时钟系统设计。研究了如何以现场可编程门阵列 fpga 为载体，运用高级硬件描述语言 vhdl 进行系统功能编程，并通过 quartus ii 环境进行仿 真，验证多功能数字钟的功能是否满足以下基本指标：具有年、月、日、时、分、秒计数显 示功能，以 24 小时循环计数；具有整点报时功能；可以对年、月、日、时、分及秒进行单独 校对，使其校正到标准时间；并进行优化完善。最后对全文进行了总结和展望，拓展了综合 计时系统在实践中的应用。 关键词：fpga，vhdl，综合计时系统 毕业设计（论文）报告纸 ii multi-function digital clock of design and implementation abstract with the development of the electronics industry, electronic products are different from before day by day. watches digital has brought great convenience to peoples production and living, and greatly expanded the original watch timekeeping function. such as digital clock, calendar, electronic watches, timed automatic alarm, timed to open and close circuits, open and close the power equipment, even a variety of timed electrical auto-enabled, communications, networking and many other fields, all of which are based on watches digital. increasing its functionality, ease of use continue to increase, many products have become an indispensable assistant to human daily life. this article is the design of fpga-based multi-function digital clock. details of a field-programmable gate array fpga as the carrier, the use of high-level hardware description language vhdl system functional programming, and simulation quartusii environment, verify the functionality of the multi-function digital clock to meet the following basic indicators: with year, month, day, hours, minutes, seconds count display,24-hour cycle; the function of whole point timekeeping; the year, month, day, hours, minutes and seconds separate proofreading, it corrected to standard time; and optimize the sound.finally, full text of a summary and outlook, expand the application of the timing system in practice. key words： ：fpga ;vhdl ;integrated timing system 毕业设计（论文）报告纸 iii 目 录 摘 要 . i abstract ii 第一章 绪 论 - 1 - 1.1 课题研究的背景 . - 1 - 1.2 课题相关技术的发展 . - 1 - 1.3 课题研究的内容 . - 2 - 第二章 quartusii 软件平台的应用 - 3 - 2.1 pld/fpga 概述 - 3 - 2.2 quartusii 软件平台的应用与操作 . - 3 - 2.2.1 quartusii 软件平台简介 . - 3 - 2.2.2 quartusii 图形用户界面的基本仿真流程 - 4 - 第三章 数字钟系统的原理与设计 - 6 - 3.1 数字钟的构成 . - 6 - 3.1.1 数字钟系统的总体设计 - 6 - 3.1.2 数字钟系统 vhdl 的设计 . - 7 - 3.2 秒模块 - 8 - 3.3 分钟和整点报时模块 . - 10 - 3.4 小时模块. - 11 - 3.5 天模块 - 13 - 3.6 月模块 - 14 - 3.7 年模块 - 14 - 3.8 星期模块. - 16 - 3.9 定时闹钟模块 . - 17 - 第四章 系统实现与分析 . - 20 - 4.1 系统总体电路原理图的设计 - 20 - 4.2 整体编译结果 . - 21 - 毕业设计（论文）报告纸 iv 4.3 系统总体仿真分析 . - 21 - 第五章 总结与展望 . - 26 - 5.1 工作总结. - 26 - 5.2 技术展望. - 27 - 参考文献 - 28 - 致 谢 - 29 - 毕业设计（论文）报告纸 - 1 - 第一章 绪 论 1.1 课题研究的背景 随着电子工业的发展，数字电子技术已经深入到了人们生活的各个层面，而且各种各样 的电子产品也在日新月异地向着高精尖技术发展。由于电子产品的功能不断增加，使用也越 来越方便，有些产品已经成为了人们日常生活中不可或缺的物品1。例如数字计时系统的广 泛应用，尤其是在当今科技迅速发展生活节奏不断加快的社会形式下，它的作用更加被体现， 可以说计时系统的作用无处不在。常见的数字万年历，各种样式精美功能齐全的数字钟、电 子表等都是日常生活中的得力助手；在网吧，计时计费系统可统计每天每台计算机开机时间 及网吧中所有计算机每天开机总时间，并能查询一周内网吧中所有计算机总的开机时间和总 的收费情况2；在科学研究方面，各种精确的计时系统使科研人员能够更及时有效地获取实 验数据。可见，综合计时系统在当今高速发展的电子领域占有的地位和广阔的发展空间，因 此成为了各电子生产企业的力争之地，衍生出很多综合计时系统的实施方案，基于 fpga 的 综合计时系统设计是最理想的实现方法之一。 自 1985 年，xilinx 公司推出第一片可编程逻辑器件（fpga）至今，fpga 已经历了十 几年的发展历史。在这十几年的发展过程中，以 fpga 为代表的数字系统现场集成技术取得 了惊人的发展：现场可编程逻辑器件从最初的 1200 个可利用门，发展到 90 年代的 25 万个可 利用门，乃至新世纪来临之即，国际上现场可编程逻辑器件的著名厂商 altera 公司、xilinx 公司又陆续推出了数百万门的单片 fpga 芯片，将现场可编程器件的集成度提高到一个新的 水平。 纵观现场可编程逻辑器件的发展历史， 其之所以具有巨大的市场吸引力， 根本在于： fpga 不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投 入少、芯片价格不断降低，促使 fpga 越来越多地取代了 asic 的市场，特别是对小批量、 多品种的产品需求，使 fpga 成为首选。 1.2 课题相关技术的发展 毕业设计（论文）报告纸 - 2 - 目前，fpga 的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进 入 sopc 的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充 其 ip 库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓 fpga 动 态可重构技术的开拓，将推动数字系统设计观念的巨大转变3。 如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低 fpga 与 pcb 并行设 计的复杂性等问题，一直是采用 fpga 的系统设计工程师需要考虑的关键问题。如今，随着 fpga 向更高密度、更大容量、更低功耗和集成更多 ip 的方向发展，系统设计工程师在从这 些优异性能中获益的同时，不得不面对，由于 fpga 前所未有的性能和能力水平而带来的新 的设计挑战4。 fpga 的发展引领的是一种潮流，它必将成为电子生产领域的趋势。因此，对 fpga 计 时系统的学习和研究就变得更加有意义。 1.3 课题研究的内容 本设计主要研究基于fpga的数字钟，以24小时为一个周期，显示年、月、日、时、分、 秒；具有校时功能，可以对年、月、日、时、分及秒进行单独校对，使其校正到标准时间； 具有定时闹钟、整点报时功能。要求设置起闹时间时，不影响时钟的正常走时。本文内容结 构安排如下： 第一章主要介绍本文的研究背景，多功能数字时钟技术的发展状况以及本文的主要研究 内容。 第二章是对quartus ii软件平台应用的介绍，包括pld/fpga的概述，quartus ii软 件平台简介及其仿真操作步骤。 第三章主要介绍数字时钟的原理与设计，先是对数字时钟的总体设计进行阐述，然后分 别对各个模块单独实现仿真、分析。 第四章是整体系统的实现与分析，将各个模块整合到一起，然后进行仿真、分析，以实 现数字钟系统的整体功能。 第五章是对本文工作的总结，以及对本设计发展前景的展望。 毕业设计（论文）报告纸 - 3 - 第二章 quartusii 软件平台的应用 2.1 pld/fpga 概述 pld 是可编程逻辑器件（programable logic device）的简称，fpga 是现场可编程门阵 列（field programable gate array）的简称，两者的功能基本相同，只是实现原理略有不同， 所以有时可以忽略这两者的区别，统称为可编程逻辑器件或 pld/fpga5。 pld/pgfa 几乎能完成任何数字器件的功能，上至高性能 cpu，下至简单的 74 电路。它 如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计 一个数字系统。 通过软件仿真可以事先验证设计的正确性， 在 pcb 完成以后， 利用 pld/fpga 的在线修改功能，随时修改设计而不必改动硬件电路。使用 pld/fpga 开发数字电路，可以 大大缩短设计时间，减少 pcb 面积，提高系统的可靠性6。这些优点使得 pld/fpga 技术在 20 世纪 90 年代以后得到飞速的发展， 同时也大大推动了 eda 软件和硬件描述语言 vhdl 的 进步。 2.2 quartusii 软件平台的应用与操作 2.2.1 quartusii 软件平台简介 quartus ii 是 altera 提供的 fpga/cpld 开发集成环境， altera 是世界上最大的可编程 逻辑器件供应商之一。quartus ii 提供了一种与结构无关的设计环境，使设计者能方便地 进行设计输入、快速处理和器件编程。 altera 公司的 quartus ii 开发工具人机界面友好、易于使用、性能优良，并自带编译、 仿真功能。quartus ii 软件完全支持 vhdl 设计流程，其内部嵌有 vhdl 逻辑综合器7。 quartus ii 也可以利用第三方的综合工具，如 fpga compiler ii，并能直接调用这些工具。 同样，quartus ii 具备仿真功能，同时也支持第三方的仿真工具。此外，quartus ii 与 matlab 和 dsp builder 结合， 可以进行基于 fpga 的 dsp 系统开发， 是 dsp 硬件系统实现 的关键 eda 技术8。 quartus ii 包括模块化的编译器。编译器包括的功能模块有分析综合器、适配器、装 毕业设计（论文）报告纸 - 4 - 配器、时序分析器、设计辅助模块、eda 网表文件生成器、编辑数据接口等。可以通过选择 start compilation 来运行所有的编译器模块，也可以通过选择 start 单独运行各个模块。在 compiler tool 窗口中，可以打开该模块的设置文件或报告文件，或者打开其它相关窗口9。 图 2.1 中上半部分所示的是 quartus ii 编译设计主控界面，它显示了 quartus ii 自 动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文 件汇编、时序参数提取以及编程下载几个步骤。图 2.1 中下半部分的流程框图是与上面的设 计流程相对照的标准的 eda 开发流程。 图形或 hdl编辑 analysis -定义输入、输出引脚 ckmin: out std_logic; sec1, sec0: out std_logic_vector(3 downto 0); -定义输出端口为四位 end entity sec; -结果实体的定义 秒模块功能实现的主要语句： architecture clock of sec is -定义结构体 signal tsec1, tsec0: std_logic_vector(3 downto 0); -定义输出端口为四位 begin process (clk, reset) is -设置敏感信号 begin if (reset = 1) then -复位信号高电平有效 tsec1 = “0000“; tsec0 = “0000“; elsif (clkevent and clk = 1) then -时钟信号上升延有效 if (tsec1 = “0101“ and tsec0 = “1001“) then 毕业设计（论文）报告纸 - 9 - tsec1 = “0000“; tsec0 = “0000“; ckmin = 1; -当计数为59 且下一个上升延到来时向高位进位 elsif (tsec0 = “1001“) then tsec0 = “0000“; tsec1 = tsec1 + “0001“; -秒的高位做自加 1 计数 ckmin = 0; else tsec0 = tsec0 + “0001“; -秒的低位做自加 1 计数 ckmin = 0; 秒模块的程序设计思想：当复位信号为 1 时，sec 的低位与高位均被置 0，在 sec 为 59 的情况下，若复位信号为 0、时钟信号为 1 时，sec 将重新被置 0，且 min 信号计数加 1。 在 sec 低位为 9 的情况下，在下一高电平信号到来时，sec 高位加 1，低位为 0，且 min 无 进位。当 sec 低位小于等于 sec 低位加 1 时，min 无进位。 建立时钟信号仿真波形文件，如图 3.3 所示： 图 3.3 秒模块时钟信号仿真波形文件 仿真结果如图 3.4 所示，可以看到当 sec0 大于 9 时向 sec1 进 1，当 sec1 大于 5 时向 ckmin 进 1，此时 ckmin 出现一个高电平，作为下一级（min）的输入信号。 秒模块仿真波形的局部放大如图 3.5 所示， 可以清晰地观察到 sec0 与 sec1 对应的计数 毕业设计（论文）报告纸 - 10 - 关系。 图 3.4 秒模块的仿真结果 图 3.5 秒模块的仿真结果局部放大图 3.3 分钟和整点报时模块 分和整点报时模块有四个输入信号（clk、set_min、set_min0、set_min1）和四 个输出信号(sec0、sec1、ckhour、ckalarm)，其中 clk 是由上一级（sec）提供， set_min 是置初值使能信号，set_min0、set_min1 是初值输入信号；ckhour 是时模块 的进位信号，在向时模块进位的同时，产生一个整点报时信号 ckalarm，用以驱动报时装 置。 分和整点报时模块的仿真结果，如图 3.6 所示。min0 计 60 个数后向 min1 进 1，在第六 次进 1 的同时向 ckhour 和 ckalarm 进 1，此时 ckhour 出现一个高电平，作为下一 毕业设计（论文）报告纸 - 11 - 级（hour）的输入信号。 仿真结果放大如图 3.7，可以清楚得看到 min0、min1 与 ckhour、ckalarm 之间的 关系。 图 3.6 分和整点报时模块的仿真结果 图 3.7 分和整点报时模块的仿真结果放大图 3.4 小时模块 小时模块的实现（编程）原理与秒模块相似，实体定义为 hour，输入端口有四个，分 别是 clk、set_h、set_hour0、set_hour1（分别代表时钟信号，即上一级 min 的输 出信号、置初始值使能信号，高电平时有效、两个初始值输入信号） ；输出端口为 hour1、 hour0 和 ckday（分别代表小时的高位、低位以及向天模块的进位信号） 。 建立时钟信号仿真波形文件，如图 3.8 所示： 毕业设计（论文）报告纸 - 12 - 小时模块的仿真结果如图 3.9 所示，可以清楚得看出 hour0、hour1 与 ckday 之间 的关系。 图 3.8 小时模块的仿真波形文件 图 3.9 小时模块的仿真结果图 程序的设计思想：置初值使能信号为 1 时，hour0、hour1 全部被置初值，这时的初 值为 12 点整。时钟在 12 点的基础上继续计时，当 hour 计数为 23 时，若下一个时钟信号 为高电平，则 hour0、hour1 全部被置 0 且向上一级（ckday）信号进位，即 day 信号 加 1。在 hour0 为 9 时，若有下一计数信号来到，则 hour0 置 0，同时 hour1 加 1。否 则 hour0 进行加 1 计数，直至出现以上两种情况。 毕业设计（论文）报告纸 - 13 - 3.5 天模块 数字钟天模块的程序实现原理与前面的定义相似。 图 3.10 天模块仿真结果图 数字钟天模块的仿真结果如图 3.10 所示。由于不同月份的天数有所不同，此处仿真以每 月 31 天为例。当置初值使能信号为 1 时，天模块初值被设成 25；在初值的基础上，天模块 做正常加 1 计数，当计数为 29 且下一个进位信号来到时，则天模块复位为 0 的同时向月模块 进 1。若 day0 为 9 时，在下一个进位信号来时，day0 复位为 0 的同时 day1 加 1，否则 day0 做自加 1 运算。 天模块仿真波形局部放大如图 3.11 所示，可验证 day1 和 day0 之间的计数关系。 图 3.11 天模块仿真结果放大图 毕业设计（论文）报告纸 - 14 - 3.6 月模块 数字钟月模块程序分析：月模块的实体定义与前面几个模块的定义方式相同，其输入、 输出端口定义方式也基本相同。 数字钟月模块程序设计思想：一年总共有 12 个月，当置初值使能信号为 1 时，月模块 被置入初始值 9，在初始值的基础上，月模块正常计数。若计数为 11 且下一个进位信号到来 时，月模块复位为 0 的同时向年模块进 1，若 mon0 为 9 时，在下一个进位信号来时，mon0 复位为 0 同时 mon1 加 1，否则 mon0 做自加 1 运算。 数字钟月模块仿真结果如图 3.12，可以直观的看出 mon0、mon1 与 ckyear 之间的 关系。 图 3.12 数字钟月模块的仿真结果图 3.7 年模块 定义 year 实体， 设置有输入端口 clk、 set_y、 set_y0、 set_y1、 set_y2、 set_y3 （分别代表时钟信号，即上一级 mon 的输出信号、置初值使能信号，高电平时有效以及四 个初值输入端口）和输出端口 year3、year2、year1、year0。 architecture clock of year is -定义结构体 signal ty0, ty1: std_logic_vector(3 downto 0); signal ty2, ty3: std_logic_vector(3 downto 0); -定义中间信号及其长度 begin 毕业设计（论文）报告纸 - 15 - process (clk, set_y) is -定义敏感信号 begin if (set_y = 1) then -使能信号上升延有效 ty3 = set_y3; ty2 = set_y2; ty1 = set_y1; ty0 = set_y0; -将置位信号传给中间变量 elsif (clkevent and clk = 1 ) then -时钟信号上升延有效 if (set_y = 0) then if (ty3 = “1001“ and ty2 = “1001“ and ty1 = “1001“ and ty0 = “1001“) then ty3 = “0000“; ty2 = “0000“; ty1 = “0000“; ty0 = “0000“; -年计数为 9999 时返回 0 重新计数 elsif (ty2 = “1001“ ) then ty2 = “0000“; ty3 = ty3 + “0001“; -ty3 做自加 1 计数 elsif ( ty1 = “1001“ ) then ty1 = “0000“; ty2 = ty2 + “0001“; elsif ( ty0 = “1001“) then ty0 = “0000“; ty1 = ty1 + “0001“; else ty0 = ty0 + “0001“; -ty0 做自加 1 计数 年模块程序的设计思想：当 set_y 为 1 时，year0、year1、year2、year3 被置入 初始值，在初始值的基础上，年模块继续完成正常计数，直至计数为 9999 且在下一个高电平 时钟信号来时，year0、year1、year2、year3 复位为 0，当 year0、year1、year2 为 999 但 year3 小于 9 时，year0、year1、year2 复位同时 year3 加 1，若 year0、 毕业设计（论文）报告纸 - 16 - year1 为 99 但 year2 小于 9 时，year0、year1 复位同时 year2 加 1，以此类推。年 模块仿真结果如图 3.13 所示： 图 3.13 年模块仿真结果图 年模块仿真结果放大如图 3.14 所示，由图可以清楚的看到 year0、year1、year2、 year3 之间的关系。 图 3.14 年模块仿真结果放大图 3.8 星期模块 星期模块与天模块相似，均以小时模块的进位信号作为时钟信号，其工作原理相当于一 毕业设计（论文）报告纸 - 17 - 个 7 进制（模为 7）的计数器，当计数满 7 时则返回 1 重新计数。 星期模块的仿真结果如图 3.15 所示： 图 3.15 星期模块的仿真结果图 3.9 定时闹钟模块 定时闹钟模块实现的主要语句： architecture clock of alarm is -定义结构体 signal ah1: std_logic_vector(1 downto 0) ; -定义中间变量及其长度 signal ah0,am0,am1:std_logic_vector(3 downto 0); begin process (set_a,clk,clr) is -定义敏感信号 begin if (clr=1) then -清零信号为高电平时，清除闹铃输出信号 alarm = 0; elsif (set_a = 1) then -使能信号高电平有效 am1 = set_amin1; am0 = set_amin0; ah1 = set_ahour1; ah0 = set_ahour0; -将初始值传给中间变量 alarm = 0; elsif (clkevent and clk = 1 ) then -时钟信号上升延有效 毕业设计（论文）报告纸 - 18 - if (set_a = 0) then if (am1=rmin1 and am0=rmin0 and ah1=rhour1 and ah0=rhour0) then alarm =1; -闹钟输出为高电平 end if ; else alarm = 0; -无闹钟输出信号 end if; end if; end process; end architecture clock; - 结束整个结构体 程序设计思想是：设置时钟信号（rmin1、rmin0、rhour1、rhour0）置初始值使 能信号 set_a、闹铃输出信号 alarm 与定时输入信号（set_amin1、set_amin0、 set_ahour1、set_ahour0） ，定义四个中间变量（ah 0、ah1、am0、am1） 。在设置 信号 ste_a 有效时，分别把时钟信号和定时信号赋值给中间变量，并同步与时钟信号进行比 较，如结果相同，表示当前时间与定时相同，则产生闹铃信号，如结果不同，则无闹钟信号 输出。clr 信号用来清零闹铃信号。 建立定时闹钟波形仿真文件如图 3.16 所示： 图 3.16 定时闹钟模块波形文件图 毕业设计（论文）报告纸 - 19 - 数字钟定时闹钟模块仿真结果如图 3.17 所示，可以清楚的看出设置时钟信号、置入的初 始值及闹铃信号之间的关系。 图 3.17 数字钟闹钟模块仿真结果图 毕业设计（论文）报告纸 - 20 - 第四章 系统实现与分析 4.1 系统总体电路原理图的设计 图 4.1 系统总体电路原理图 按以下步骤在 quartus ii 里建立整体电路图，电路图见图 4.1： 1、选择“file”下拉菜单中的“creat/update”，然后在下一级菜单中选择“creatsymble files for current file ”即完成创建。 2、选择新建，在弹出的对话框中选择“block diagram /schematic file”，此时出现“block” 界面，在界面上右击，选择“insert”，在对话框中双击已创建的模块，完成模块添加。 毕业设计（论文）报告纸 - 21 - 3、将所有的模块添加完成后，重新选择“insert”，在“sympol”的子菜单就选择“c:/altera/70/ quartus/libraries/”，然后打开“primitives” ，选择“pin”下的输入、输出。 4、双击输入、输出模块，完成重命名，以及输入、输出属性。 5、连线，根据各个模块之间的输入、输出关系，用导线把各个模块连接起来。 4.2 整体编译结果 数字钟的整体编译结果如图 4.2 所示： 图 4.2 数字钟整体编译结果图 从图中可以看出，quartus ii 的版本为 7.0，其中用到的芯片为 ep1s10f484c5，采用 时序仿真的方式，工程名为 myproject，顶层实体名为 zhengti，共用到 124 个逻辑门， 占总体门阵列的 1%，用到的引脚总数为 126，占总引脚数的 38%；未占用存储单元。说明该 仿真文件设计合理，只占用很少一部分资源，在此基础上可以扩展更多的功能。 4.3 系统总体仿真分析 总体仿真是以 1hz 的方波作为整体的时钟信号，sec0、sec1、min0、min1 分别作为 秒模块和分模块的低位与高位。秒模块和分模块都是以六十进制计数，满六十向高位进一。 hour1 和 hour0 作为小时模块的高位和地位，以二十四进制计数，满二十四向高位进一。 以此类推，天模块、星期模块、月模块、年模块都有类似的进制关系。所有模块之间都是以 前一级的进位信号作为下一级的时钟信号。整点报时模块与时模块并列，时钟信号都来自分 模块的进位信号。闹铃模块设有定闹钟信号 set_a 和清除闹钟信号 clr。 毕业设计（论文）报告纸 - 22 - 建立总体仿真波形文件如图 4.3 所示， 此处设置的时间初始值为： 2012 年 05 月 28 日 14： 30 周一 ，闹钟定时为 14：39。 图 4.3 数字钟整体仿真波形文件图 图 4.4 数字钟总体仿真结果图 总体仿真结果如图 4.4 所示： 毕业设计（论文）报告纸 - 23 - 总体仿真结果放大如图 4.5 所示，可以清楚的看出时、分、秒、周，年、月、日正常计 数，整点报时准确且不影响时钟的正常工作，定时闹钟完全实现预设功能。 图 4.5 数字钟总体仿真结果放大图 为验证此数字时钟功能的可靠性，现通过另一组数据的总体仿真结果来证实。设置时钟 初始值为：1989 年 12 月 12 日 23：33 星期二 ，闹钟定时为 23：44 。 图 4.6 总体仿真波形文件图 毕业设计（论文）报告纸 - 24 - 建立总体仿真波形文件如图 4.6 所示。 体仿真结果如图 4.7 所示，总体仿真结果放大如图 4.8 所示，可以清楚的看出数字钟工作 正常。 图 4.7 数字钟总体仿真结果图 毕业设计（论文）报告纸 - 25 - 图 4.8 数字钟总体仿真放大图 毕业设计（论文）报告纸 - 26 - 第五章 总结与展望 5.1 工作总结 本文是基于 fpga 的多功能数字时钟的设计与实现，基本实现以下功能：数字钟的计秒、 分、 时、 天、 月、 年的功能， 以及计星期， 整点报时功能， 定时功能等。 本文首先简介了 quartus ii 软件平台的应用，以及基本开发流程，然后研究了数字钟各个模块的功能与实现原理，运 用 vhdl 语言编写程序， 在 quartus ii 平台上进行仿真实现。 最后， 完成整体电路的设计， 通过整体仿真，验证设计的正确性。 但设计工作还存在一些不足之处，需要继续研究和完善。例如：设计的星期模块，只实 现了一个输出端口，对一个完整的星期做简单的计数，并不能对具体的周一、周二等进行逐 一输出；本课题也没有实现对整体模块进行校时的功能，这些都需要进一步的设计与完善。 本设计完成的过程中得出如下经验： 1、系统设计要进行充分的方案论证，要从宏观上把握总体，所有的模块都要建立在统一 的工程下面，不可盲目着手各个分模块，那样即使各个分模块做得再好，如果总体设计出现 了问题，之前所做的一切都是徒劳无功的。 2、实际操作中要对每一个细节做全面思考，既要知道正常情况下的操作步骤，也要做好 应对出现特殊问题的准备。 3、对于各个模块的设计与程序编写，都要与前后模块结合起来，如程序中的参数、引脚 的设置等。 4、在对输出结果进行验证分析时，一定要结合时序图，用图说话，如在秒模块的波形仿 真图中，second1 和 second0 可以用多种数制来表示，这时可以选择较直观的数制来表 示，便于观察。 5、将课题模块化有优点也有缺点，优点是设计方法简洁，整体设计思路明朗。缺点是： 课题模块化必然出现各个模块之间的重叠嵌套， 因为整个设计是一个由不成熟到成熟的过程， 所以设计中出现部分模块的调整或整改是再所难免的，这样就有可能导致牵一发而动全身， 毕业设计（论文）报告纸 - 27 - 此模块后面的模块都得整改，这样会使设计的效率降低，所以在课题模块化时要尽量做到两 点：分的模块