课程设计（论文）-基于VHDL的数字密码锁设计.doc

数字设计数字钟的电子设计 班 级： 04通信 学 号： 20040734046 姓 名： 目 录1、设计要求2、总体方案设计21总体方框图22总体电路实现3、分模块设计实现相关功能31译码器311译码器decoder00的vhdl语言312译码器的仿真波形313仿真分析32移位寄存器321移位寄存器register00的vhdl源程序322移位寄存器的仿真波形323仿真分析33存储器331存储器memorylong的vhdl源程序332 存储器的仿真波形：333 仿真分析34比较器341比较器compare16的vhdl源程序：342比较器的仿真波形：343仿真分析：35控制器351控制器controllong的vhdl源程序：352 控制器的仿真波形：353 仿真分析：4、实验中遇到的问题和解决办法和设计的体会41 实验中遇到的问题和解决办法42 设计的体会附：参考文献及电路图一、 设计目的:1. 通过设计,掌握电子设计的一般思路,学习电子设计的一般方法.2. 通过设计,学习掌握max-plus2的使用方法.二、 设计选题通过小组成员唐俊,张君峰,李超讨论,决定做数字钟的设计.三、 设计要求设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。 四、 分析要求和总体设计1. 根据老师所给设计要求规纳有以下需求的功能:1.计时功能:这是本数字钟设计的基本功能,每隔一秒钟计时一次,并在显示屏上显示当前时间.2.闹钟功能:如果当前时间与设置的闹钟时间相同,则扬声器发出报警声.3.校时功能:设置新的时间作为当前时间.4.设置闹钟:设置闹钟时间.5.整点报时:每逢整点则报时.2. 根据需求分析,我们采用自顶向下的方法确定数字钟的总体实现思路如下:要实现以上的功能,经过分析我们设计了四个模块.分别是:计时模块,校时功能模块,闹钟功能模块和选择显示模块.根据自顶向下的设计方法确定数字钟的设计方案.为完全实现上面的4个功能,我们进一步向下进行功能划分,得到更详细的设计方案如下:数字钟计时模块校时功能模块闹钟功能模块选择显示模块模24计数器模60计数器数字钟校时闹钟校时显示设置时间显示计数时间显示闹钟 3. 各模块具体实现的功能及彼此之间的数据流流动方向:1.计时模块:计时器的设计采用一般的计数器的设计方法,只是模60的秒计数器满60送进位输出,作为分计数器的clk时钟信号.同理, 模60的分计数器满60送进位输出,作为时计数器的clk时钟信号,这样就实现了电子时钟计数的雏形,以上是计时模块内部的数据流流向;由于要显示,所以必须还要有一个输出来表示现在的计数值,这个计数值应该送到选择显示模块进行显示,这是计时模块与外部的数据交换.2. 校时功能模块:校时电路用来完成对计时时间以及闹钟时间的修改与校正,修改后的时间应该要送到相应的计数模块作为新计数的起始值,所以要有输出端将修改后的数值送到相应的计数模块.3. 闹钟功能模块:比较当时的时间是否与闹钟设置的时间相等,如果相同则应该发出通知,告诉用户时间到了,有点类似于比较器.因此要能从计时模块获得当时时间,从校时模块获得设置的闹钟时间,要能将结果输出作为提示.4. 选择显示模块根据所在的状态,选择输出正在设置的新计数时间或新闹钟时间或当前计数时间.五、 详细设计过程及遇到的困难与解决方法1. 计时模块的设计1.模60的计数器的设计:(a).实现方案:采用一般的计数器的设计方法,每来一个clk时钟信号(t为1秒),计数值加1;如果计数到59,输出一个进位,表示一个周期.(b).实现过程中的问题及解决方案:通过以上分析,我做了初步的设计,在机子上输入草稿上的程序后,通过提示,发现以下的几个错误:对于第一个提示错误,我通过将signal中的buffer去掉即可,由于我输出的q_out中定义的是buffer,所以为了省时间直接拷贝,粗心而导致的错误.因为这里不是在定义引脚,而只是内部的连接线定义,但buffer是相当于带输出缓冲器并可以回读的引脚,所以肯定是错误的.上面这个图是我改正了几个小错后才保存的,其它一些错误的提示就没有在上面.还有两个错误是:我在定义端口时,定义了输出en,并且在process的敏感参数表中列出来了,但在后面却没有用到,所以提示出错.在process的敏感参数表中忘记写clk信号,却写了一个输出引脚,这是致命性的错误.在输入过程中的手误,将ql=9写成了ql=9,提示出错,明显要么写成ql=”1001”.其它,逻辑上倒没有出错,因为这是参照eda教材上187页的具有异步复位同步置数功能的计数器改写的.仿真图如下,为了便于观察分析,我在这设的end time是13微秒.以上是我在单独设计模60计数器时写下的,但在顶层设计时,发现如果按上面这个设计结果,将无法将新设置的时间作为新的起始计数时间.经分析只要增加一个输入用来接受新的设置值,相应用一个ok信号控置便能实现.因此,增加了两个输入.出现这种情况的主要原因是概要设计没做到位.以下是修改后的仿真及相应模块的引脚图:分析可知60个脉冲要12微秒,为了观察的方便,我设置的end time=13,为了检验计数到59-0和以设置的新时间为起始计数的功能是否实现,因此做了以下的输入.从仿真结果可以方便的看出,功能得到了很好的实现.2.六、1、 密码：4位十进制数（0-9）。2、 0-9数字键3、 密码设置键（起始密码0000）4、 开锁键5、 清屏键6、 显示：4位密码led（开锁时可见、密码设置时显示x）、锁状态1红（lock）1绿（open）、密码错误1红（闪烁）7、 密码错误，报警（声音）8、 连续3次开锁失败，将键盘锁死，同时按下某组合键，清除原密码设置。设计本课题时构思了两种方案：一种是用以at89c2051为核心的单片机控制方案；另一种是用以vhdl语言控制方案。考虑到单片机方案原理复杂，而且调试较为繁琐，所以本文采用后一种方案。二、总体方案设计1、总体方框图输入信号译码器对键盘输入信号进行译码将译码后的输入移位寄存以便显示由控制信号控制是否保存当前输入对译码结果与存储器中的密码进行比较显示输出当前键盘输入值，每输出一个移一位关键部分由比较结果来控制是否开锁及开锁显示2、总体电路实现三、分模块设计实现相关功能(1)译码器译码器decoder00的vhdl语言：library ieee;use ieee.std_logic_1164.all;entity decoder00 is port(keypad:in std_logic_vector(9 downto 0); en:out std_logic; value:out std_logic_vector(3 downto 0);end entity decoder00;architecture art of decoder00 isbeginprocess(keypad)isbegin case keypad is when 0000000001 =valuevaluevaluevaluevaluevaluevaluevaluevaluevaluevalue=0000; end case; en=keypad(9)or keypad(8)or keypad(7)or keypad(6)or keypad(5)or keypad(4)or keypad(3)or keypad(2) or keypad(1)or keypad(0); end process; end architecture art;译码器的仿真波形：仿真分析：由仿真结果可以看出：当输入keypad分别为0、1、2、3、4、5、6、7、8、9时对应value值输出其编码0000、0001、0010、0011、0100、0101、0110、0111、1000、1001。只要有输入时，en输出为1，由此可以判定译码器部分的功能得到了很好实现。（2）移位寄存器移位寄存器register00的vhdl源程序：16library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity register00 is port(d: in std_logic_vector(3 downto 0); en: in std_logic; clk: in std_logic; clr: in std_logic; q1: buffer std_logic_vector(15 downto 0);end entity register00 ;architecture art of register00 isbeginprocess(en,clk,clr) isbeginif clr=1 then q1=0000000000000000; elsif clkevent and clk=1 then if en=1 then q1=q1(11 downto 0) & d ; end if;end if;end process;end architecture art;移位寄存器的仿真波形：仿真分析：由第一个仿真图形可以清楚看到：当输入en=1，输入脉冲信号则信号d的值被移位寄存于q1信号中，但是由第二个仿真图形可以知道：当清零信号clr=1，清移位寄存输出信号变为“0000”，从这里引出接口显示，便可以完成显示用户当前输入的数值，而如果输入的是清零信号则显示为0。从以上两个仿真图形，可以清楚的看到移位寄存器的功能得到了很好的实现。（3）存储器存储器memorylong的vhdl源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity memorylong is port(d: in std_logic_vector(3 downto 0); en: in std_logic; clk: in std_logic; rw: in std_logic; q1: buffer std_logic_vector(15 downto 0);end entity memorylong ;architecture art of memorylong issignal s: std_logic_vector(15 downto 0);beginprocess(en,clk) isbegin if clkevent and clk=1 then if en=1and rw=1 then s=s(11 downto 0) & d ; elsif rw=1 then q1=s; end if;end if;end process;end architecture art;（4）比较器比较器compare16的vhdl源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity compare16 isport( d1: in std_logic_vector(15 downto 0); d2: in std_logic_vector(15 downto 0); en: in std_logic; result : out std_logic);end entity compare16;architecture art of compare16 isbeginprocess(en,d1,d2) isbeginif en=1 then if d1=d2 then result=1; else result=0; end if;end if;end process;end architecture art比较器的仿真波形：仿真分析：由以上仿真结果可以看到：当输入控制信号en=1时，对当前输入信号d1与存储器中的密码d2进行比较，如果输入的密码正确则输出result=1，表示输入的密码正确。如果不相同即输入的密码不正确，则输出result=0，表示输入密码不正确。当输入控制信号en=0时，不管你当前输入的密码是否正确，输出result=0，实现了密码锁锁定的效果。因此，这部分功能也能正确的实现。（5）控制器控制器controllong的vhdl源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity controllong is port(op:in std_logic; lock: in std_logic; clk: in std_logic; set: in std_logic; ent: in std_logic; result_in: in std_logic; rw: out std_logic; en: out std_logic; led_l: out std_logic; led_o: out std_logic; led_in1: out std_logic; led_in2: out std_logic);end entity controllong;architecture art of controllong istype states is(st0,st1,st2,st3);signal current_state,next_state: states;beginreg: process(clk) isbeginif(clk=1 and clkeve