专用集成电路设计【稀缺资源，路过别错过】 .ppt

专用集成电路设计,2009-11-20,2019/3/4,2,1、fpga/cpld的设计和ip工具 2、altera fpga的配置方式和配置器件,3,2019/3/4,一、可编程逻辑器件cpldfpga,（一）、可编程逻辑器件分类 按其集成度来分可分为两大类： 1、低密度可编程逻辑器件（ldpld） 2、高密度可编程逻辑器件（hdpld）,4,2019/3/4,按集成度(pld)分类,可编程逻辑器件的分类,5,2019/3/4,主要包括：prom、pla、pal、gal四种器件。,1、低密度可编程逻辑器件（ldpld）,结构特点：,(1)、 prom（可编程只读存储器），其内部结构是由“与阵列”和“或阵列”组成，其中“与阵列”固定，“或阵列”可编程，可以实现任何“以积之和”形式表示的组合逻辑。 (2)、pla （可编程逻辑阵列），也是基于“与-或阵列”，其“与阵列”固定和“或阵列”都可编程。,6,2019/3/4,(3)、 pal（可编程阵列逻辑），也是基于“与-或阵列”，其“与阵列”是可编程、“或阵列”固定连接。 (4)、gal （通用可编程阵列逻辑），是在pal的基础上增加了一个可编程的输出逻辑宏单元olmc，通过对olmc配置可以得到多种形式的输出和反馈。 另，gal器件普遍采用eeprom的浮栅工艺，具有可擦除、可重新编程的能力。,gal器件的输出级olmc的电路结构如图1所示。,7,2019/3/4,图1 gal器件的输出级olmc的电路结构,olmc主要由：一个d触发器, 一个用于选择输出方式和极性的 4 输入多路选择器和一个用于选择反馈信号的两输入数据选择器构成。,8,2019/3/4,主要包括：cpld、fpga两种器件。,2、高密度可编程逻辑器件（hdpld）,(1)、cpld (complex programmable device) ，复杂可编程逻辑器件。其主体也是 “与-或阵列”，并以可编程逻辑单元为基础，可编程连线集中在一个全局布线区 。 (2)、fpga (field programmable gate array)，现场可编程门阵列。具有门阵列的结构形式，它由许多逻辑功能块排成阵列组成，可编程连线分布在阵列通道区。,结构特点：,9,2019/3/4,（二）、cpld、fpga两种器件比较：,共同点： 1、规模越来越大，集成度高。 2、开发过程投资小。 3、可以反复编程、擦除。 4、开发工具智能化高，功能强大。,10,2019/3/4,1、cpld是通过修改具有固定内连电路的逻辑 单元的逻辑功能来进行编程。 （为乘积项结构，工艺多为eeprom；多用于实现组合逻辑；成本低；保密性好） 2、fpga是通过修改下一根或多根分隔逻辑单 元的内连线的布线来编程。 （为寄存器结构，实现工艺多为sram；更适合实现时序逻辑；成本高；保密性差）,区别：,11,2019/3/4,cpld组成部分： 1.通用逻辑块、 2.可编程全局布线区 3.输入/输出单元、 4.输出布线区、 5.时钟分配网络。,12,2019/3/4,fpga组成部分：1.可编程逻辑块、 2.可编程输入/输出单元、 3.可编程布线资源、 4.嵌入式块ram、 5.底层嵌入功能单元。,13,2019/3/4,二、cpld / fpga的设计流程：,设计输入（原理图/hdl文本）,逻辑综合,cpld/fpga布线适配,cpld/fpga编程下载,硬件测试,功能仿真,时序仿真,14,2019/3/4,1、设计输入(原理图hdl文本编辑),（1） 图形输入,原理图输入,状态图输入,波形图输入,（2） hdl文本输入,应用hdl的文本输入方法克服了上述原理图输入法存在的所有弊端，更灵活。（vhdl，verilog）,15,2019/3/4,又称前仿真，不考虑信号延时等因素，将综合后的网表文件直接送到仿真器中仿真，验证电路是否符合设计要求。,3、逻辑综合,将电路的高级语言转换成低级的，可与fpgacpld的基本结构相映射的网表文件或程序。,2、功能仿真,16,2019/3/4,又称后仿真，将布线适配后产生的网表文件送到仿真器中仿真。是在完成布线适配后进行的饱含定时关系的仿真，精度较高。,5、时序仿真,将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如jedec、jam格式的文件。,4、cpld/fpga布线适配,17,2019/3/4,6、编程下载,cpld,fpga,以乘积项结构方式构成,以查表法结构方式构成,7、硬件测试,最后步骤就是在线调试或将生成的文件写入芯片中调试。,18,2019/3/4,三、altera的ip工具,ip工具使用的意义： ip是设计中不可或缺的组成部分，也是自底向上设计方法学的理论基础。 随着数字系统设计越来越复杂，将系统中的每个模块都从头开始设计是一件十分困难的事，而且会大大延长设计周期。 ip的出现使得设计过程变得十分简单，用户甚至只需要将不同的模块连接起来，就可以实现一个完整的系统。,19,2019/3/4,（一）、ip的概念,ip（intellectual property）就是常说的知识产权。（ip还有另一种含义internet protocol，即互联网协议） 美国dataquest咨询公司将半导体产业的ip定义为用于asic、assp、pld等当中，并且是预先设计好的电路功能模块。 在pld领域，ip核是指将一些在数字电路中常用但比较复杂的功能块，如fir滤波器、pci接口等，设计成参数可修改的模块，让其他用回可以直接调用这些模块。,20,2019/3/4,ip分为：软ip、固ip和硬ip（根据实现的不同）,软ip用计算机高级语言的形式描述功能块的行为，但是并不涉及用什么电路和电路元件实现这些行为。 软ip的最终产品基本上与通常的应用软件大同小异，开发过程与应用软件也十分相象，只是所需的开发软、硬件环境，尤其工具软件要昂贵很多。 软ip的设计周期短，设计投入少，由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了ip的灵活性和适应性。 当然软ip的一个不可避免的弱点是：会有一定比例的后续工序无法适应软ip设计，从而造成一定程度的软ip修正。,21,2019/3/4,固ip是完成了综合的功能块，有较大的设计深度，以网表的形式提交客户使用。如果客户与固ip使用同一个生产线的单元库，ip的成功率会比较高。 硬ip提供设计的最终阶段产品：掩膜。随着设计深度的提高，后续工序所需要做的事情就越少，当然，灵活性也就越少。不同的客户可以根据自己的需要订购不同的ip产品。,22,2019/3/4,altera公司以及第三方ip合作伙伴（apmm）给用户提供了许多可用的功能模块。它们基本可以分为两类：免费的lpm宏功能模块( megafanctions ) 和需要授权使用的ip知识产权( megacare)。从实现的功能上分，使用方法基本相同。 altera lpm宏功能模块是一些复杂或高级的构建模块。可以在quartus ii设计文件中和门、触发器等葵本单元一起使用，这些模块的功能一般都是通用的，比如counter, ram等。,23,2019/3/4,ip知识产权模块是某一领域内的实现某一算法或功能的参数化模块(简称ip核)。 这些模块是由altera以及altera的第三方ip合作伙伴(ampp)开发的。专门针对altera的可编程逻辑器件进行过优化和测试，一般需要用户付费购买才能使用。,24,2019/3/4,（二）、altera 提供的ip,altera公司能够提供给用户使用的3种ip形式，分别为： 1）、基本宏功能( megafanctions/lpm )； 2）、altera ip (megacore)核； 3）、altera ip合作伙伴( ampp)的ip核。 1）、基本宏功能( megafanctions/lpm ) 在altera的开发工具quartus ii中，有一些内带的基本宏功能可供用户选用，如乘法器、多路选择器、移位寄存器等。这些基本的逻辑功能也可由通用硬件描迷语言描述。 另外，还有一些altera器件特有的资源，例如片内ram块，dsp块和高速的收发电路等，同样是通过基本宏功能方式提供给用户使用的。,25,2019/3/4,在quartus ii中使用基本宏功能模块设计项目的一般步骤： 建立一个project; 使用mega wizard管理器定制宏功能模块； 在设计中实例化定制的宏功能模块； 继续完成设计的其他部分; 对设计进行rtl功能仿真; （前仿真） 逻辑综合; 布局布线; 时序分析。,26,2019/3/4,2）、altera ip (megacore) altera还提供一些比较复杂的、相对比较通用的功能模块，比如pci接口、ddr sdram控制器等，这些都是altera 可以提供的ip库，也称之megacore。 可分为4大类：数字信号处理类、通信类、接口和外设类、微处理器类。 3）、altera ip合作伙伴( ampp)的ip核 altera合作伙伴ampp (altera megafunction parters program )也向altera客户提供基于altera器件优化的ip核。 为方便使用这些功能模块，quartus ii软件提供了mega wizard 管理器。它可以帮助用户建立或修改包含自定义宏功能模块变量的设计文件，并可对这些ip模块进行实例化。,27,2019/3/4,altera ip设计中的优势,与传统的asic器件或者用户自己设计模块相比，使用altera的ip有以下优势： （1）、提高设计性能； （2）、降低产品开发成本； （3）、缩短设计周期； （4）、设计灵活性强、仿真方便。,28,2019/3/4,目前世界上有10多家生产可编程逻辑器件，最大三家：altera、xinlinx和latiice公司。,四、altera公司的cpld / fpga,altera公司的cpld / fpga,产品分为：（每个类别在不同时期都有其主流产品） 1、cpld; 2、高密度的fpga； 3、低成本的fpga,29,2019/3/4,1、altera公司的cpld max和maxii系列：max3000a、max7000s/a， maxii等,max3000a，采用先进的0.30 m cmos 处理，基于电可擦除可编程只读存储器（eeprom）。 max 3000a系列是一种即用性的器件，密度范围从32到512个宏单元。 max 3000a器件支持在系统可编程能力（isp），能够轻松地实现现场重配置。每个max 3000a 宏单元都可以独立地配置成顺序或组合逻辑操作。 max 3000a cpld常用于通信、计算机、消费电子、汽车、工业和许多其他终端系统中。依靠其低成本和灵活性的特点，降低了系统成本。,30,2019/3/4,cpld的革命max ii,max ii器件基于全新的cpld体系结构。 max ii器件采用0.18m flash工艺，六层金属走线，其功率只有以往max器件的十分之一。与fpga一样，max ii器件最小逻辑单元也是le，具有240至2210个le，和多达272个i/o管脚 新的maxii cpld体系结构的逻辑阵列块（lab）和行列走线具有更高的裸片面积效率。具有和小容量fpga相竞争的定价，以及作为单芯片即用型非易失器件的工程优势。,31,2019/3/4,2、altera公司的fpga,（1）、stratix和stratixii系列：高容量、高性能fpga（高端产品）(高密度fpga),stratix fpga是altera的第一代stratix系列器件。 stratix 器件采用1.5v 0.13um全铜sram工艺，容量为0,570至79,040个逻辑单元（le），ram多达7mbit。 stratix 器件具有非常高的内核性能、存储能力、体系结构效率的优势。 stratix器件提供了专用功能用于时钟管理和数字信号处理（dsp）应用以及差分和单端 i/o 标准。 stratix器件系列是功能丰富的宽带系统方案，开创了可编程芯片系统（sopc）方案的新纪元。,32,2019/3/4,stratix ii fpga 是 altera 第二代高端 fpga 系列。 在2004年推出的 90-nm stratix ii fpga 中，密度最大器件的 dsp 模块数量增加到了 96 个， 18 x 18 乘法器数量达到 384 个。 stratix ii fpga 中， altera 引入了全新的逻辑单元体系结构自适应逻辑模块 (alm) ，以及经过改进的片内 trimatrix 存储器和数字信号处理 (dsp) 模块，进一步提高了性能。,stratix ii fpga,33,2019/3/4,stratix ii关键特性包括： 一种创新的逻辑结构 丰富的特性包括高性能dsp模块和片内存储器 高速i/o引脚和外部存储器接口 设计安全特性保护您的知识产权(ip) hardcopy ii 结构化asic的低成本高密度逻辑移植途径,34,2019/3/4,stratix ii gx fpga 进一步扩展了带有片内收发器的高端 fpga 的功能。 altera的stratix iii 器件系列，是世界上结合了最佳性能、最大密度和最低功耗的65-nm器件。 altera最新的stratix iv 40-nm fpga 具有最高的密度、最佳的性能以及最低的功耗。,35,2019/3/4,（2）、 cyclone和cyclone ii系列：低端、低成本 的fpga产品 (低密度fpga),cyclone fpga系列是为了满足您对低功耗、低成本设计的需求 。 altera cyclone系列fpga从根本上针对低成本进行设计。这些低成本器件具有专业应用特性，例如嵌入式存储器、外部存储器接口和时钟管理电路等。 cyclone fpga综合考虑了逻辑、存储器、锁相环(pll)和高级i/o接口，是价格敏感应用的最佳选择。,36,2019/3/4,cyclone fpga具有： 新的可编程体系结构，实现低成本设计。 嵌入式存储器资源支持多种存储器应用和数字信号处理(dsp)实现 支持串行总线和网络接口以及多种通信协议 处理功耗支持nios ii 系列嵌入式处理器 采用新的串行配置器件的低成本配置方案 quartus ii 软件opencore评估特性支持免费的ip功能评估 quartus ii 网络版软件的免费支持,37,2019/3/4,cyclone ii是altera公司cyclone系列的第二代产品。该产品采用90nm工艺制造，成本比第一代cyclone 器件低30%，逻辑容量大3倍多。 cyclone ii系列器件和stratixii系列器件区别：是为满足不同的市场需求而开发的。stratixii fpga系列的基本结构块是自适应逻辑模块，而cyclone ii fpga采用由四输入查找表和寄存器组成的逻辑单元作为基本的构建模块。 cyclone ii器件和stratixii器件有一些相似的地方，如：内核电压（1.2v）、工艺（90nm 低k 绝缘材料工艺技术）、存储块（4kbit存储块）等。,38,2019/3/4,cpld 的编程方式： 1、浮栅工艺编程：eprom、eeprom工艺，其基本结构是一个浮栅管，相当于一个电子开关。前者用紫外线擦除，后者用一定幅度的电脉冲擦除。(可反复) 2、熔丝工艺编程：在需要编程的节点上设置熔丝开关。未编程时，节点熔丝保持连接；需要编程时，在节点烧断熔丝。 （一次性）,五、altera cpld / fpga的编程和配置,（一）、编程方式,39,2019/3/4,fpga的编程方式： 1、反熔丝工艺编程：主要通过击穿介质达到连通线路。未编程时，处于开路状态；编成时，在两端加电压，击穿反熔丝介质，形成通路，多路开关反熔丝结构 。（一次性） 2、sram方式编程：通过对芯片的sram加载不同的配置数据，改变各逻辑块相互之间的连线关系，从而改变芯片逻辑功能，叫sram查找表结构。（可反复）,40,2019/3/4,定义：配置又称加载，是对fpga进行编程的一个过程。 每次上电后需要进行配置是fpga基于sram工艺 的一个特点。,（二）、altera fpga的配置方式,altera fpga的配置方式有三种：,1、主动方式 2、被动方式 3、jtag方式,41,2019/3/4,altera fpga的配置方式,由fpga主动输出控制和同步信号（配置时钟）给altera专用的串行配置芯片（如epcs1），在配置芯片收到命令后，就把配置数据发给fpga，完成配置过程。,1、主动方式,42,2019/3/4,需要注意的是：altera fpga所支持的主动方式，只能与altera 公司提供的主动串行配置芯片(epcs系列)配合使用。 因此altera 将这种配置方式称为 主动串行as (active serial) 模式。,as模式仅适用于stratixii系列和所有cyclone系列,43,2019/3/4,altera fpga的配置方式,在被动方式下，由系统中的共他设备发起并控制配置过程。这些设备可以是altera配置芯片(epc系列)，或者是单板上的微处理器、cpld等智能设备。 fpga完全处于被动的地位。fpga接收配置时钟、配置命令给出的配置的状态信号及配置完成指示信号等。,2、被动方式,44,2019/3/4,被动方式具体细分为： 1、被动串行（ps）模式 (passtive serial) 所有的altera fpga都支持这种配置方式。 fpga与altera 公司提供的串行配置芯片配合使用。 2、快速被动并行（fpp）模式 只在stratix系列和apex ii中支持。 3、被动并行异步（ppa）模式 只在stratix系列、apex ii/2k、 acex1k、flex10k中支持 4、被动并行同步（pps）模式 只在老机器如apex ii/2k、 acex 1k、flex 10k中支持 5、被动串行异步（psa）模式 （只在flex 6000中支持）,45,2019/3/4,3、jtag配置方式 jtag借口是一个业界的标准接口（ieee 1149.1边界扫面测试的标准接口），主要用于芯片的测试功能。 绝大多数的altera fpga都支持jtag配置方式，而且jtag配置方式比其他任何一种配置方式的优先级都高。,46,2019/3/4,在fpga正常工作时，配置数据存储在sram单元中，这个sram单元也被称为配置存储器。 由于sram是易失性存储器，因此fpga在上电之后，外部电路需要将配置数据重新载入到片内的配置ram中。 在芯片配置完成之后，内部的寄存器以及i/o管脚必须进行初始化。 等到初始化完成以后，芯片才会按照用户设计的功能常工作，即进入用户模式。,（三）、altera fpga配置过程,一个器件完整的配置过程将经历： 复位、配置 和 初始化 等3个过程。,47,2019/3/4,altera fpga配置周期的波形 从图中可以清楚地看到fpga上电以后首先进入配置摸式(configuration)，在最后一个配置数据载入到fpga以后，进入初始化模式(initialization )在初始化完成以后，随即进入用户模式(user-made)。在配置模式和初始化模式下，fpga的用户i/0处于高阻态(或者内部弱上拉状态)，当进入用户模式下，用户i/0就将按服用户设定的功能工作。,48,2019/3/4,各管脚说明（as为例）： nstatus：配置状态 conf_done：配置完成输出端 nconfig：配置控制输入端 上面三个通过上拉电阻接高电平（vcc） data0：配置到器件的数据输入端 dclk：时钟 asd0：as控制信号,cyclone系列fpga,49,2019/3/4,各管脚说明（as为例） ： nce：级联配置（放在第一级接 地，放在中间接前一级nce0） nce0：级联配置输出（在第一 级和最后一级悬空）,altera cyclone系列fpga芯片介绍,msel0、msel1：模式选择引脚。,主动串行（as）配置： msel0=0、msel1=0 被动串行（ps）配置： msel0=1、msel1=0,cyclone系列fpga,50,2019/3/4,altera cyclone系列 fpga与其配置芯片epcs1采用主动串行（as）配置的电路如下：,有4个信号线： 串行时钟输入(dclk); as控制信号输入（asdi）； 片选信号（ncs） 串行数据输出（data）,1、主动串行（as）配置方式,51,2019/3/4,主动串行（as）配置过程的时序图,上电后，fpga和配置器件进入上电复位状态，此时，fpga的nconfig 和nstatus为低，指示其处于“忙”态，同时驱动conf_done为低，表示未配置。当上电复位完成后，fpga释放nstatus为高，进入配置模式。 fpga驱动ncs0为低，使能串行配置器件。,52,2019/3/4,altera cyclone系列 fpga 与其配置芯片epcs1采用被动串行（ps）配置的电路如下：,被动串行（ps）配置,以下信号完成配置过程： 配置时钟 (dclk); 配置数据（data0） 配置命令（nconfig） 状态信号（nstatus） 配置完成指示（conf_donf).,2、被动串行（ps）配置,ncs和oe是使能输出端,53,2019/3/4,被动串行（ps）配置时序图,上电后，首先将nconfig