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verilog hdl是目前用最广泛的硬件描述言。是目前用最广泛的硬件描述言。 verilog hdl可以用来行各种次的,也可以可以用来行各种次的,也可以 行数字系的合,仿真和序分析等。行数字系的合,仿真和序分析等。 verilog hdl适合算法,寄存器,开关适合算法,寄存器,开关 、系和版等各个次的和描述。、系和版等各个次的和描述。 verilog hdl行最大的点是其工无关性。行最大的点是其工无关性。 使得工程在功能,段可以不必多考使得工程在功能,段可以不必多考 及工的具体,只需根据系的要求施及工的具体,只需根据系的要求施 加不同的束条件,即可出路。加不同的束条件,即可出路。 verilog hdl语言描述 )用)用 input定入端口,格式如下:定入端口,格式如下: input 位位 端口名端口名 1,端口名,端口名 2,端口名,端口名 n; )用)用 output定出端口,格式如下:定出端口,格式如下: output 位位 端口名端口名 1,端口名,端口名 2,端口名,端口名 n; )用)用 inout定双向端口,格式如下:定双向端口,格式如下: inout 位位 端口名端口名 1,端口名,端口名 2,端口名,端口名 n; 使用上述使用上述 3种定格式注意:种定格式注意: 位的明遵循位的明遵循n:1或或n-1:0的;的; 不同位的端口分定;不同位的端口分定; 位明省略,默位明省略,默1。 例、用例、用 always程描述一个程描述一个 4位数器。位数器。 module counter(out,reset,clk); output 4:1 out; input reset,clk; reg 4:1 out; always (posedge clk) begin if(reset) out=0; else out=out+1; end endmodule 4.2.2 词法表示 一般情况下,一般情况下, always程有触条件,些触条程有触条件,些触条 件列在敏感信号表达式中,只有当触条件足,件列在敏感信号表达式中,只有当触条件足, begin-end句才被行。句才被行。 在一个模中可以有多个在一个模中可以有多个always程,它是并程,它是并 行的。行的。 always程的功能是:敏感信号表达式,当程的功能是:敏感信号表达式,当 表达式中任意一个信号表达式中任意一个信号(量量 )的改,就会行一遍的改,就会行一遍 内句。因此,将所有影响内取的信号内句。因此,将所有影响内取的信号(量量 )列列 入。入。 当有多个敏感信号,用当有多个敏感信号,用or接。敏感信号表达式又接。敏感信号表达式又 称敏感事件列表。称敏感事件列表。 例如:例如: ( a ) /当信号当信号 a的生改的生改 (a or b) /当信号当信号 a或信号或信号 b的生改的生改 a和和b称平敏感型信号,代表的触事件是信号除了称平敏感型信号,代表的触事件是信号除了 保持定状以外的任意一种化程。保持定状以外的任意一种化程。 种平敏感型信号列表常用在合的描述中,种平敏感型信号列表常用在合的描述中, 以体入随影响出的合特性。以体入随影响出的合特性。 例如: 例如: (posedge clock) /当当clock的上升沿到来的上升沿到来 (negedge clock) /当当clock的下降沿到来的下降沿到来 (posedge clock or negedge reset) /当当clock的上升沿到来或当的上升沿到来或当reset的下降沿到的下降沿到 来来 clock和和reset信号称沿敏感型信号,信号称沿敏感型信号,posedge描述描述 信号的上升沿敏感;信号的上升沿敏感;negedge描述信号的下降沿敏感。描述信号的下
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