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算机的逻辑部件 运算器 2 一、常用的加法器 1. 半加器 F=A B C=AB A B F C 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 1 F C A B 3 一、常用的加法器 2. 全加器 i i ( i i 二、串行加法器与并行加法器 1. 串行加法器 由一个一位的加法器完成一个数据位的求和及进位计算 2. 并行加法器 由一个多位加法器完成一个数据所有位的求和及进位计算 5 三、并行加法器的进位逻辑 1. 进位形成 i (i) i + 位的求和运算依 赖于低位的运算 绝对进位 本位进位 进位产生函数 进位传递条件 进位传递函数 6 三、并行加法器的进位逻辑 2. 并行进位：进位不依赖于低位的进位 中： . 进位方案 组内并行，组间串行进位 单重分组跳跃进位 组内并行，组间并行进位 7 四、四位并行加法器示例 1. 4位并行加法器，有正负逻辑之分 n M 1 3 n+4 A=B 2 23 21 19 1 22 20 18 7 8 6 5 4 3 16 14 17 15 9 10 11 13 74181 =0,算术运算 =1,逻辑运算 工作 方式 选择 本位 进位 传递 条件 功能表 2 8 四、四位并行加法器示例 9 四、四位并行加法器示例 2. 前进位发生器（并行） n Cn+x Cn+y Cn+z P G 13 12 11 9 7 10 3 4 1 2 15 14 5 6 10 四、四位并行加法器示例 3. 16位全并行加法器进位结构 n+x n+y n+z 4182 P G 13 7 10 3 4 12 1 2 11 15 14 9 5 6 P G P P P 74181 74181 74181 74181 6 11 五、实验原理 1. 74377）： 累加器暂存器（ 8 接数控制脉冲（上升沿有效） 接数控制电平（低电平有效） 12 五、实验原理 2. 74373）： 暂存器（ 3态输出 8 接数控制（高电平有效） 输出控制（低电平有效） 13 五、实验原理 3. 74245）： 输出缓冲器（ 8位双向 3态传输门） 输出控制（低电平有效） 14 五、实验原理 4. 74181）： 算术逻辑运算单元（ 4位 （ M： 逻辑运算、算术运算选择控制端 3： 运算功能控制端 15 五、实验原理 5. 74198）： 累加器（ 8位移位寄存器） 工作脉冲（上升沿
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