[广达]主板信号名称与作用总述.docxVIP

首先说ALW,它的英文全称是Alway,意思是总是，如+5VALW,它用在当电源插上后，这个电压就应该都有的，所以我们在插上电源后，只有是ALW，不管是3VALW,还是5VALW，只要是ALW，都应该有它相应的电压，它是给开机电路用的，如EC等。* n: O# D6 w* P0 Z 其次是SUS，它的英文全称是Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5# CTRLD POWER这些将在上电时序中讲解）它的电压产生实在ALW的电压后面，当接收到 SUS_on控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的电压产生提供铺垫，但不代表这电压不重要，没有SUS电压，后面的电压就不会产生。4 c5 H9 g1 g+ X+ T4 P# E再次是RUN电压，RUN电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥工作的主要电压，当然南北桥也需要SUS电压。系统真正运行的话就需要RUN电压正常，如果RUN电压不稳定会造成主板的不稳定。PLTRST#- K& V O L7 4 d总复位信号: PLTRST#是Intel? ICH9整个平台的总复位(如：I/O、 BIOS芯片、网卡、 北桥等等)。在加电期间及当S/W信号通过复位控制寄存器（I/O 寄存器 CF9h）初始化一个硬复位序列时ICH9确定PLTRST#的状态。在PWROK和VRMPWRGD为高电平之后ICH96 PC4 |6 e+ d1 z驱动PLTRST#最少1毫秒是无效的。当初始化通过复位控制寄存器 (I/O 寄存器 CF9h)时ICH9驱动PLTRST#至少1毫秒是有效的。注释: 只有VccSus3_3正常时PLTRST#这个信号才起作用. THRM#热报警信号:激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号* V. Q- w* U0 Z5 E* c4 P j( N; m7 # r; u热断路信号: 当THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9马上转换为S5状态。ICH9将不等待来自处理器的 c9 |4 K+ PWROK 电源正常信号:所有电源分配总线稳定99ms以及PCICLK稳定1ms时，PWROK给南桥一个有效标志。. PWROK可以异步驱动。PWROK低电0 U# R& 1 H3 K( UX- B0 g( * h8 M5 l% m2 A5 Q8 s2 平的，南桥就会认为PLTRST#有效。& k( i9 e1 C G9 T! n注释: 1. 在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出，PWROK必须是最小值处于无效状态。7 M C, u y3 v: c4 t8 F2. PWROK必须无假信号，即使RSMRST#是低电平。 ! C7 U1 q- e& _# 9 q/ H8 u/ % h. r) c% D( D+ S控制LINK电源正常信号:当CLPWROK有效时，表示从电源到控制LINK子系统（北桥、南桥等）是稳定的以及通知南桥使CL_RST#无效，直到北桥收到这个信号。注释:RSMRST#无效之前CLPWROK不许有效。注释:在PWROK有效之后CLPWROK不许有效。 ( a0 w7 l5 U# l1 ) m v$ v/ u; x, PWRBTN# & E, c/ c- V( i; 2 电源按钮:电源按钮将引起SMI#或者SCI来指出系统的一个睡眠状态。如果系统已经是睡眠状态，那么这个信号将触发一个唤醒事件，如果PWRBTN#有效时间超过4s，不管系统在S0、S1、S3、S4状态，这时都会无条件转换到S5状态。这个信号的内部有一个上拉电阻及输入端有一个内设的16ms防反跳的设计。 6 z z, k7 U M0 Z V8 W2 G+ 7 , E2 _# T% J7 G/ H6 A* # RI# 2 J p1 l+ r# i P7 S% c- c铃声提示: 这个信号是一个来自Modem的输入信号。它允许一个唤醒事件，在电源故障的时候进行保护 。I/ N* Y8 U3 w+ V9 H7 SYS_RESET# ( i. e* ?. yY8 h) j6 e( iv0 g4 t系统复位:防反跳之后这个信号强制一个内部的复位。如果SMBus空闲，南桥将马上复位，另外，在系统强迫一个复位之前，SYS_RESET#将等待25ms2ms直到SMBus空闲。 ( c- j. H6 4 : u$ a# M4 e) P4 c7 tC& rRSMRST#恢复常态的复位信号:这个信号用于重置供电恢复逻辑, 所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是! Y2 d* |1 p+ n0 s) s. W0 + 8 s6 A9 n挂起的汇流排稳定的一个标志 。LAN_RST# LAN 复位:当这个信号有效的时候，在LAN内部控制器进行复位，在LAN的ccLAN3_3 和 VccLAN1_05及VccCL3_3电源正常状态下该信号才会有效。当解除有效后,这个信号是LAN汇流排稳定的一个标志6 G$ B a* J; C注释: 1. 在RSMRST# 解除有效之前LAN_RST# 必须是有效的。0 h- M7 x( Q$ 2. 在PWROK有效之后，LAN_RST# 必须有效。在VccLAN3_3 和 VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效1ms。) P9 ( i T9 * S5 I/ S# S, S$ d4. 如果集成网卡不用LAN_RST#可以把它连接到Vss。 WAKE# PCI Express* 唤醒事件 :边带唤醒信号在PCI Express插槽上有部件并发出唤醒请求信号 。- M) D: c4 9 ?7 n+ J+ w5 G, p T# D0 0 J/ H9 - EMCH_SYNC# 北桥同步信号:这个输入信号与PWROK在内部是相与的，该信号连接到北桥的ICH_SYNC# 输出端。 / o W; e1 N* f# A) C: A* Z. u& 4 g5 s: 8 & v2 P( ySUS_STAT# / LPCPD# 0 u( y/ 1 g, k挂起状态信号:该信号有效表明系统马上要进入低功率状态。它能监控这些设备以及内存从正常模式进入挂起模式，也能用于隔离其它外围设备的输出并关闭它们的电源，该信号在LPC I/F上调用LPCPD#来实现的。 SUSCLK 挂起时钟信号:这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。 DVRMPWRGD 4 CPU电源正常信号:这个信号直接连接到CPU电源管理芯片，该信号正常表示VRM是稳定的。这个输入信号与PWROK在内部是相与的这个信号在挂起的时候是正常。CK_PWRGD 时钟脉冲发生器电源正常信号:当主电源有效时这个信号去时钟发生器，当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是高电平有效。! 0 P8 n! g8 Q9 a- G pPMSYNC# (仅用于笔记本电脑) / GPIO0电源管理同步信号:当该信号有效，在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。这个信号也可以用于GPIO。 j; u/ l- e( h9 $ t! wCLKRUN# (仅用于笔记本电脑)/ GPIO32 (仅用于桌面电脑)/ C, z r8 b# T6 a6 c2 D TPCI时钟运行信号: 这个信号用于支持PCICLKRUN协议。当连接到外部设备时需要申请重启时钟或者预防时钟停止。 / k% L- C1 zDPRSLPVR (仅用于笔记本电脑) / GPIO16更深层睡眠-稳压信号:这个信号用于VRM在C4状态下将电压降到更低。当这个信号为高电平，稳压器输出更低的深睡眠电压。该信号为低电平时（默认值为低电平），稳压器输出正常的电压。 （稳压器指VRM：Voltage Regulator Module） , o3 N fW2 9 Q/ i) tDPRSTP# (仅用于笔记本电脑) / TP1 (仅用于桌面电脑) 深度停机信号:这是DPRSLPVR信号的一个复制，低电平有效。信号 类型 说明ADS# I/O Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输BNR# I/O Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚FBPRI# O Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有效时可以对系统总线产生作用7 P/ z0 H6 L+ P L( yBREQ0# I/O Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，% r0 3 l6 K! l) B* SCPURST# O CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位DBSY# I/O Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输DEFER# O Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障4 O8 u) v! s ZE2 ; rDIVN0：3# I/O Dynamic Bus Inversion：动态总线反向信号，和HD0:63信号一起被驱动，信号被取反后发送5 O S( b / p- W0 S/ JDPSLP# I Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制5 6 m. v% G4 P/ u/ y9 pDRDY# I/O Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输HA31:3# I/O Host Address Bus：主机地址总线，HA31:0信号与CPU的地址总线相连，注意CPU的地址总线是被取反的7 x& q9 u0 V3 l- M; s9 c1 y; V+ d* mHADSTB1:0# I/O Host Address Strobe：主地址锁存信号，HA31:3#信号与CPU总线相连，在CPU周期内，HA31:3# 和 HREQ4:0#有2倍的转换比率HD63:0# I/O HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD63:0在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反3 f! h2 5 L9 HDSTBN3:0# I/O Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD63:0信号和DIVN3:0信号4 O& 0 v% _: m+ y+ ?1 F: M0 5 F选通信号 数据位/ ) 6 XXs! g5 U, WHDSTBP3#，HDSTBN3# HD63:48#, DINV3#! # e5 O6 + / OHDSTBP2#, HDSTBN2# HD47:32#, DINV2#% V5 c* $ v$ c; W) PHDSTBP1#, HDSTBN1# HD31:16#, DINV1#HDSTBP0#, HDSTBN0# HD15:0#, DINV0#HIT# I/O Hit：高速缓存保持不变的请求总线4 H( M& M: P* vHITM# I/O Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务: |: 1 u4 f% W8 vHLOCK# I/O Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用信号 类型 说明3 W2 _9 T0 d0 v) r- N主机接口$ z7 D, C* d4 w. z9 DADS# I/O Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输Q$ T, C! D t3 d4 z+ D8 HBNR# I/O Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚/ v0 l/ # / E/ vBPRI# O Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有效时可以对系统总线产生作用3 r& ?$ M% G4 i% P1 o7 u1 BREQ0# I/O Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，: W x% y! c c: J8 CPURST# O CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位DBSY# I/O Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输DEFER# O Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障DIVN0：3# I/O Dynamic Bus Inversion：动态总线反向信号，和HD0:63信号一起被驱动，信号被取反后发送+ p p8 F- T( D$ b* k) KDPSLP# I Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制, M% j2 W2 q1 Mr* t/ DRDY# I/O Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输% K% 9 x& Z$ b* T U% w nHA31:3# I/O Host Address Bus：主机地址总线，HA31:0信号与CPU的地址总线相连，注意CPU的地址总线是被取反的0 5 k+ Z5 9 q: ) . |1 DHADSTB1:0# I/O Host Address Strobe：主地址锁存信号，HA31:3#信号与CPU总线相连，在CPU周期内，HA31:3# 和 HREQ4:0#有2倍的转换比率HD63:0# I/O HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD63:0在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反 a/ k* 3 h3 SHDSTBN3:0# I/O Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD63:0信号和DIVN3:0信号选通信号 数据位