加法器、减法器的设计VHDL.doc

实 验 报 告课程名称 电子设计自动化实验（基于FPGA）实验项目 加法器、减法器的设计 实验仪器 计算机 + Quartus 9.1系 别 信息与通信工程学院 专 业 通信工程 班级/学号 学生姓名 实验日期 2012、5 成 绩 _指导教师 _加法器、减法器的设计完成一个8位二进制带符号数的加减电路设计。设计要求如下：通过拨码开关输入两组8位二进制数，最高位为符号位，0表示正数，1表示负数，其余位表示二进制数值。用一按键对加、减方式进行控制，0表示加，1表示减。输出用四位LED数码管显示BCD码。其中LED显示器最高位为符号位。VHDL代码LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;ENTITY add ISPORT(a:in std_logic_vector(7 downto 0);b:in std_logic_vector(7 downto 0);ctrl:in std_logic;bcd:out std_logic_vector(15 downto 0);END ENTITY;ARCHITECTURE func OF add ISSIGNAL x:std_logic_vector(9 downto 0);SIGNAL y:std_logic_vector(9 downto 0);SIGNAL z:std_logic_vector(9 downto 0);SIGNAL c:std_logic_vector(8 downto 0);SIGNAL dec:integer;BEGINyunsuan:BLOCK-运算模块BEGINPROCESS(a)BEGINIF (a(7) = 0) THEN-判断正负x = 0&0&a;ELSEx(9 downto 8) = 1&1;x(7 downto 0) = NOT(0&a(6 downto 0) + 1;END IF;END PROCESS;PROCESS(a,ctrl)BEGINIF(ctrl = 0) THEN-控制键为0，则做加法IF(b(7) = 0) THENy = 0&0&b;ELSEy = 1&1&(NOT(0&b(6 downto 0)+1);END IF;ELSEIF(b(7) = 1) THENy = 0&0&0&b(6 downto 0);ELSEy = 1&1&(NOT(0&b(6 downto 0)+1);END IF;END IF;END PROCESS;PROCESS(a,b)BEGINIF(a(6 downto 0) = 0) THENz = y;ELSE IF(b(6 downto 0) = 0) THENz = x;ELSEz = x + y;END IF;END IF;END PROCESS;PROCESS(z)BEGINIF(z(9) = 1) THEN-判断结果的正负c(7 downto 0) = NOT z(7 downto 0) + 1;c(8) = 1;ELSEc(8 downto 0) = 0&z(7 downto 0);END IF;END PROCESS;END BLOCK;bcdout:BLOCKBEGINdec bcd(15 downto 12) bcd(15 downto 12) bcd(15 downto 12) bcd(11 downto 8) bcd(11 downto 8) bcd(11 downto 8) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(7 downto 4) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) bcd(3 downto 0) = NULL;EN