课件：微机接口第六章存储器.ppt

半导体存储器,存储器概述,半导体存储器,存储器与CPU的连接,存储器的工作原理, 了解存储器的工作原理和外部特性, 掌握微机中存储系统的结构, 学会利用现有的存储器芯片构成所需内存系统。,6.1 存储器概述,记忆单元是一种能表示二进制“ 0 ”和“1”的状态并具有记忆功能的物理器件，如电容、双稳态电路等。一个记忆单元能够存储二进制的一位。由若干记忆单元组成一个存储单元、一个存储单元能存储一个字，字有4位、8位、16位等称之为字长，字长为8时，称一个字节。,一、存储器分类,1. 内存储器(内存或主存),功能：存储当前运行所需的程序和数据。,特点：CPU可以直接访问并与其交换信 息，容量小，存取速度快。,2. 外存储器( 外存),功能：存储当前不参加运行的程序和数据。,特点：CPU不能直接访问，配备专门设备才能进行交换信息，容量大，存取速度慢。,目前，存储器使用的存储介质有半导体器件，磁性材料，光盘等。一般把半导体存储器芯片作为内存。由于半导体存储器具有存取速度快、集成度高、体积小、功耗低、应用方便等优点，在此我们只讨论半导体存储器。,图6.2 半导体存储器分类,二、半导体存储器的组成,图6.3 存储器的基本组成,1. 存储体,基本存储电路是组成存储器的基础和核心，它用于存放一位二进制信息“0”或“1”。若干记忆单元（或称基本存储电路）组成一个存储单元，一个存储单元一般存储一个字节，即存放8位二进制信息，存储体是存储单元的集合体。,2. 译码驱动电路,该电路实际上包含译码器和驱动器两部分。译码器的功能是实现多选1，即对于某一个输入的地址码，N个输出线上有唯一一个高电平（或低电平）与之对应。,(1) 单译码方式,图4.4 单译码寻址示意图,(2) 双译码方式,图4.5 双译码结构示意图,3. 地址寄存器,用于存放CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。,4. 读/写电路,包括读出放大器、写入电路和读/写控制电路，用以完成对被选中单元中各位的读出或写入操作。,5. 数据寄存器,用于暂时存放从存储单元读出的数据，或从CPU或I/O端口送出的要写入存储器的数据。,6. 控制逻辑,接收来自CPU的启动、片选、读/写及清除命令，经控制电路综合和处理后，产生一组时序信号来控制存储器的读/写操作。,三、半导体存储器芯片的主要技术指标,1. 存储容量（存放二进制信息的总位数）,2. 存取时间,3. 存取周期,6.2 随机存取存储器RAM,一、静态随机存储器SRAM,图6.6 六管静态RAM基本存储电路,图中V1V2是工作管，V3V4是负载管，V5V6是控制管，V7V8也是控制管，它们为同一列线上的存储单元共用。,不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM芯片如Intel 6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）等。 图4.8为SRAM 6264芯片的引脚图，其容量为8K8位，即共有8K（213）个单元，每单元8位。因此，共需地址线13条，即A12A0；数据线8条即I/O8I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM 6264的操作方式，如表4.1所示。,表6.1 6264的操作方式,I/O1 I/O8,图6.8 SRAM 6264引脚图,二、动态随机存储器DRAM,图4.9为单管动态RAM的基本存储电路，由MOS晶体管和一个电容CS组成。,一种典型的DRAM如Intel 2164。2164是64K1位的DRAM芯片，片内含有64K个存储单元，所以，需要16位地址线寻址。为了减少地址线引脚数目，采用行和列两部分地址线各8条，内部设有行、列地址锁存器。利用外接多路开关，先由行选通信号RAS选通8位行地址并锁存。随后由列选通信号CAS选通8位列地址并锁存，16位地址可选中64K存储单元中的任何一个单元。,图6.10(a) Intel 2164 DRAM芯片引脚图,图4.10(b) Intel 2164 DRAM内部结构框图,Dout,WE,Din,CAS,RAS,A7,A1,A0,8 位 地 址 锁 存 器,128128 矩阵,128个读出放大器,1/2列译码,128个读出放大器,128128 矩阵,128128 矩阵,128个读出放大器,1/2列译码,128个读出放大器,128128 矩阵,4选1 I/O门控,输出缓冲器,行时 钟缓 冲器,列时 钟缓 冲器,写允 许时 钟缓 冲器,数据 输入 缓冲 器,二、RAM的组成,4.3 只读存储器(ROM),图6.11 ROM组成框图,一、掩膜ROM,1.字译码结构,图4.12为二极管构成的44位的存储矩阵，地址译码采用单译码方式，它通过对所选定的某字线置成低电平来选择读取的字。位于矩阵交叉点并与位线和被选字线相连的二极管导通，使该位线上输出电位为低电平，结果输出为“0”，否则为“1”。,二极管ROM阵列,用MOS三极管取代二极管便构成了MOS ROM阵列,图6.13 MOS管ROM阵列,从二极管ROM和MOS ROM的介绍可知，这种存储矩阵的内容完全取决于芯片制造过程，而一旦制造好以后，用户是无法变更的。,2.复合译码结构,如图4.14是一个10241位的MOS ROM电路。10条地址信号线分成两组，分别经过X和Y译码，各产生32条选择线。X译码输出选中某一行，但这一行中，哪一个能输出与I/O电路相连，还取决于Y译码输出，故每次只选中一个单元。,图6.14 复合译码的MOS ROM电路,3.双极型ROM电路,双极型ROM的速度比MOS ROM快，它的取数时间约为几十ns，可用于速度要求较高的微机系统中。图4.15是一种双极型ROM的结构图，容量为2564位。,图6.15 一种双极型ROM的结构图,存储单元的工作原理仍为当某一行被选中时，连到存储管子的基极信号为“1”，各列若有管子与此选择线相连，则管子导通，输出为“0”，在输出电路中经过反相，实际输出为“1”；若没有管子与此选择线相连，则存储矩阵输出为“1”，经过输出电路反相，输出为“0”。,二、可编程ROM (PROM),可编程ROM（PROM）是一种允许用户编程一次的ROM，其存储单元通常用二极管或三极管实现。图4.16所示存储单元的双极型三极管的发射极串接了一个可熔金属丝，出厂时，所有存储单元的熔丝都是完好的。编程时，通过字线选中某个晶体管。若准备写入1，则向位线送高电平，此时管子截止，熔丝将被保留；若准备写入0，则向位线送低电平，此时管子导通，控制电流使熔丝烧断，不可能再恢复，故只能进行一次编程。,图6.16 熔丝式PROM的基本存储结构,三、可擦除、可编程ROM（EPROM）,在实际工作中，一个新设计的程序往往需要经历调试、修改过程，如果将这个程序写在ROM和PROM中，就很不方便了。EPROM是一种可以多次进行擦除和重写的ROM。,图6.17 EPROM的基本存储电路和FAMOS结构,(a) EPROM的基本存储结构,(b) 浮置栅雪崩注入型场效应管结构,常用的典型EPROM芯片有：2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。,Intel-2764芯片是一块8K8bit的EPROM芯片，如图所示：,2764结构框图,2764封装图,2764操作方式,四、电可擦除可编程ROM（EEPROM）,E2PROM是一种在线（即不用拔下来）可编程只读存储器，它能像RAM那样随机地进行改写，又能像ROM那样在掉电的情况下所保存的信息不丢失，即E2PROM兼有RAM和ROM的双重功能特点，如图4.18所示。 E2PROM的另一个优点是擦除可以按字节分别进行（不像EPROM擦除时把整个片子的内容全变为“1”）。,图6.18 E2PROM结构示意图,+VG,+VD,五、Flash存储器,闪速存储器（Flash Memory）是一种新型的半导体存储器，由于它具有可靠的非易失性、电擦除性以及低成本，对于需要实施代码或数据更新的嵌入式应用是一种理想的存储器，而且它在固有性能和成本方面有较明显的优势。, 闪速存储器可实现大规模电擦除。, 闪速存储器的擦除功能可迅速清除整个器件中所有内容。, 闪速存储器可以被擦除和重新编程几十万次而不会失效。,固有的非易失性 它不同于静态RAM，不需要备用电池来确保数据存留，也不需要磁盘作为动态RAM的后备存储器。,(2) 经济的高密度 Intel的1M位闪速存储器的成本按每位计要比静态RAM低一半以上。闪速存储器的成本仅比容量相同的动态RAM稍高，但却节省了辅助存储器（磁盘）的额外费用和空间。,(3) 可直接执行 由于省去了从磁盘到RAM的加载步骤，查询或等待时间仅决定于闪速存储器，用户可充分享受程序和文件的高速存取以及系统的迅速启动。,(4) 固态性能 闪速存储器是一种低功耗、高密度且没有移动部分的半导体技术。便携式计算机不再需要消耗电池以维持磁盘驱动器运行，或由于磁盘组件而额外增加体积和重量。用户不必再担心工作条件变坏时磁盘会发生故障。,6.4 存储器与CPU的接口技术,图6.19 CPU与存储器连接示意图,一、存储器与CPU的连接,(一) 存储器与CPU连接时应注意问题,1. CPU总线的负载能力。,2. CPU的时序和存储器芯片存取速度的配合,3. 存储器的地址分配和选片问题。,4. 控制信号的连接,(二) 片选信号的产生,1. 线选法：,另一种常用的线选法是用高位地址的每一根线去分别控制各组芯片的片选端， 如下图所示：,图6.20为线选法的例子，令A13和A14分别接芯片甲和乙的片选端。可能的选择只有10（选中芯片甲）和01（选中芯片乙）。,图6.20 线选法,A19A15因未参与对2个2764的片选控制，故其值可以是0或1（用x表示任取），这里，假定取为全0，则得到了两片2764的地址范围如图中所示，显然2片2764的重叠区各有25=32个。,全译码法中，对剩余的全部高位地址线进行译码称为全译码法。,2.全译码法：,图4.21为全译码的2个例子。前一例采用门电路译码，后例采用38译码器译码。38译码器有3个控制端：G1，G2A，G2B，只有当G1=1，G2A=0，G2B=0，同时满足时，译码输出才有效。究竟输出(Y0Y7)中是哪个有效，则由选择输入C、B及A三端状态决定。CBA=000时，Y0有效，CBA=001时，Y1有效，依此类推。单片2764（8K8位，EPROM）在高位地址A19A13=0001110时被选中。,在译码法中，只对剩余的高位地址线的某几根进行译码，称为部分译码法。,3.部分译码法 (局部译码法)：,图4. 22所示的电路，采用部分译码对4个2732芯片（4K8位，EPROM）进行寻址。译码时，未使用高位地址线A19、A18和A15。所以，每个芯片将同时具有23=8个可用且不同的地址范围（即重叠区）。,芯片 A19 A15 A14A12 A11 A0 一个可用地址范围 1 00 000 全0全1 0000000FFFH 2 00 001 全0全1 0100001FFFH 3 00 010 全0全1 0200002FFFH 4 00 011 全0全1 0300003FFFH,图6.22 部分译码,二、简单的8086存储器子系统的设计,图6.23 字的规则存放和非规则存放,(1) 偶数存储体与8086的D0D7相连。,(2) 奇数存储体与8086中D8D15相连。,(3) A1A19用来同时访问两个存储体的字节单元。,图6.24 存储体与总线的连接,表6.2 BHE和A0组合的对应操作,2. 连接举例：,要求用4K8的EPROM芯片2732，8K8的RAM芯片6264，译码器74LS138构成8K字ROM和8K字RAM的存储器系统，如图4.25所示，系统配置为最小模式。,ROM芯片，8K字用4片2732芯片组成，片内用12根地址线A1A12寻址。 RAM芯片，8K字用2片6264芯片组成，片内用13根地址线A1A13寻址。 芯片选择由74LS138译码器输出Y0、Y1完成。74LS138译码器的输入端C，B，A分别连地址线A16A14，A0、BHE用来作为偶体/奇体存储器的体选控制信号。由于ROM芯片容量为4K8位， 可用A13和Y0输出进行二次译码，来选择两组ROM芯片，如图4.25所示。,存储器的地址范围为:,注：高位地址线A19、A18、A17未使用表示取0、1均可，此处用0代替，所以每块芯片将同时有23=8个重叠区。,后面内容直接删除就行 资料可以编辑修改使用 资料可以编辑修改