讲座四：信号完整性分析.ppt

信号完整性分析,随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印制电路板的走线和板层特性对系统电气性能的影响也越发重要。 对于低频设计，走线和板层的影响可以不考虑。而当频率超过50mhz时，互连关系必须以传输线考虑，在评定系统性能时也应考虑印制电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(信号质量)问题。信号完整性已经成为高速数字pcb设计必须关心的问题之一。,41 信号完整性概述,信号完整性(signal integrity，s1)是指在信号线上的信号质量，是信号在电路中能以正确的时序和电压做出响应的能力。信号具有良好的信号完整性，是指在需要的时候必须达到的电压电平数值。当电路中信号能以要求的时序、持续时间和电压幅度到达ic时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。像误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。,源端与负载端阻抗不匹配会引起线上反射，负载将一部分电压反射回源端。如果负载阻抗小于源阻抗，反射电压为负；反之，如果负载阻抗大于源阻抗，反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化，均会导致此类反射。,上述信号完整性问题还会影响那些本身没有信号完整性问题的信号线。由于pcb上的任何两个器件或导线之间都存在互容和互感，当一个器件或一根导线上的信号发生变化时，其变化会通过互容和互感影响其他器件或导线，即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。,信号完整性问题主要表现为5个方面：延迟、反射、串扰、同步切换噪声(ss0)和电磁兼容性(eml)。信号完整性(s1)问题解决得越早，设计的效率就越高，从而可避免在电路板设计完成之后才增加端接器件。,42影响信号完整性的主要因素,pcb上的信号传输速率越来越高，pcb走线已经表现出传输线的性质。在集总电路中视为短路线的连线上，在同一时刻的不同位置的电流电压已经不同，所以集总参数在这时已经不起作用了，必须采用分布参数传输线理论来处理。,通常，影响信号完整性的主要因素有： 1信号时延 对于高频信号，传输时延应该是电路设计者考虑的最基本的问题之一。 2反射 反射就是在传输线上的回波。信号功率(电压和电流)的一部分传输到线上并达到负载处，但是有一部分被反射了。只有源端与负载端具有匹配的阻抗，才不会有反射。,3地弹 在电路中有大的电流涌动时，会引起地平面反弹噪声，简称为地弹。如大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面(电压为零)上产生电压的波动和变化，这个噪声会影响其它元器件的动作。 4串扰 串扰是pcb设计中的重要方面之一，在设计的任一环节都要考虑。串扰是指走线、导线、电缆束、元件及任意其他易受电磁场干扰的电子元器件之间出现的不希望有的电磁耦合。串扰是由网络中的电流和电压产生，类似于天线耦合。当耦合出现时，可以观察到近场效应。,5谐振 所谓谐振是电磁场在pcbmcm物理结构内部的传输、在金属板边的反射，是物理结构的自身振荡。 6emcemi emi表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。emi的原因是电路工作频率太高以及布局布线不合理。 7pcb层设置、pcb材料影响传输线特性阻抗等，线宽、线长、线间距在高速、高密度cb设计中的影响，阻抗匹配、负载及拓扑结构的影响。 8温度、工艺等对设计参数的影响。,信号完整性分析模型,印制电路板设计的s1分析模型 1spice模型 2ibis模型 3imic模型 4verilog-ams模型和vhdl-ams模型,44信号完整性设计,在一个已有的pcb工分析和发现信号完整性问题是一件非常困难的事情，即使找到了问题所在，在一个已成形的板上实施有效的解决办法也会花费大量时间和费用。那么，我们就期望能够在物理设计完成之前查找、发现并在电路设计过程中消除或减小信号完整性问题，这就是eda工具需要完成的任务。 新一代的eda信号完整性工具主要包括布线前布线后s1分析工具和系统级si工具等。使用布线前s1分析工具可以根据设计对信号完整性与时序的要求在布线前帮助设计者选择元器件、调整元器件布局、规划系统时钟网络和确定关键线网的端接策略。,441 信号反射的形成 当传输线上的阻抗不连续时会导致信号反射。这种不连续可以是走线宽度的变化、网络终端的不匹配、缺少终端、t型连接器或二分支走线、布线层间的导孔、变化的负载和逻辑器件、大电源平面不连续、转换连接器、走线阻抗的变化等。,442 阻抗匹配与端接技术 走线的终端在保证取得最佳的信号完整性及辐射最小的射频能量方面具有重要作用。为防止走线的阻抗失配问题，并在电路之间提供更高质量的信号传输，需要匹配终端。 从源端到负载端的延迟时，源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前，这时需要使用端接匹配技术，否则会在传输线上引起振铃。,传输线的端接通常采用两种策略：使负载阻抗与传输线阻抗匹配，即并行端接；使源阻抗与传输线阻抗匹配，即串行端接。即如果负载反射系数或源反射系数二者任一为零，反射将被消除。 (1)并行端接 并行端接主要是在尽量靠近负载端的位置加上拉下拉电阻以实现终端的阻抗匹配，并行端接的优点如下： 1)可用于分布负载； 2)全吸收传输波以消除反射； 3)当无驱动线路信号时，设置线电压值； 4)当分布负载用于走线路径的终端时，并联终端对总线非常适合。 其缺点包括：增加功耗；减小了噪声容限，除非驱动器可给大电流电路提供电流。,并行rc端接 走线上可能出现的低频干扰。当存在差分对信号时，可大量使用rc端接。 rc端接的优点如下： 可在分布负载及总线布线中使用； 全吸收发射波，以消除发射； 具有低的直流功率损耗。 rc端接的缺点如下： 可使非常高速的信号速率降低； 由于rc网络的时间常数，可能产生反射，所以对高频、快速上升沿的信号应多加考虑。,2多负载的端接 在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。 一般情况下可以考虑以下两种方案。 如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可 如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻,3端接技术小结 不同的应用场合，需要采用不同的端接方法。不同的端接方法，各有其优缺点。应根据电路的具体要求，选择能为大多数电路(cmos或ttl)设计提供最优性能的端接方法。下面为本节前面描述的端接方法作一简要总结。 1)串联端接对点到点的走线路径是最佳的，此外，串联端接对那些相对于时钟频率电短(从源到负载及从负载到源所用的传播时间少)的走线工作得很好。串联端接也可用于减慢上升沿的时间，从而使信号路径中传播不连续性的影响降到最低。此外该法使得用分离的传输线从公共源辐射状引出多个负载，不影响网络中的其他电路。,2)并联端接对具有快速时钟脉冲的总线及点到点的网络是首选的。 3)rc端接可提供好的信号质量，但其代价是增加元件。 4)如果在相同的网络上既有cmos又有ttl，戴维宁端接是难以使用的。,444 串扰分析,1串扰的基本概念 串扰是指走线、导线、走线和导线、电缆束、元件及任意其他易受电磁场干扰的电子元件之间的不希望有的电磁耦合。串扰是由网络中的电流和电压产生的，类似于天线耦合。过大的串扰可能引起电路的误触发，导致系统无法正常工作。 串扰是由电磁耦合形成的，耦合分为容性耦合和感性耦合两种。,2串扰的特性 1)串扰是线间的信号耦合，在串扰存在的信号线中，干扰源常常也是被干扰对象，而被干扰对象同时也是干扰源。 2)串扰分为后向串扰和前向串扰两种，传输线上任意一点的串扰为二者之和。 3)对于传输周期信号的信号线，串扰也是周期性的。,针对以上这些串扰的特性，可以归纳出几种减小串扰的主要方法： 1)加大线间距，减小走线平行长度，必要时可以以jog方式走线； 2)串扰大小与线间距成反比，与线平行长度成正比； 3)串扰随电路中负载的变化而变化，对于相同的拓扑结构和布线情况，负载越大，串扰越大； 4)高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰； 5)对于微带传输线和带状传输线，将走线高度限制在高于地线平面lomil以内，可以显著减小串扰；,6)串扰与信号频率成正比，在数字电路中，信号的边沿变化(上升沿和下降沿)对串扰的影响最大，边沿变化越快，串扰越大； 7)反向串扰在低阻抗驱动源处会向远端反射； 8)对于多条平行线的情况，其中某一线上的串扰为其他各条线各自对其串扰的综合结果，某些情况下，串扰可以对消； 9)在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。,4降低串扰的设计技术 串绕是不可能完全消除的，只能在pcb设计中尽量减小串扰。通常减小串绕的设计技术如下： 1)根据功能分类逻辑器件系列，保持总线结构被严格控制； 2)避免互相平行的走线布线，走线间要有足够的间隔以最小化电感耦合； 3)使用相对介电常数较低的叠层； 4)最小化元件间的距离； 5)最小化并行走线的长度；,6)元件要远离io互连接口及其他易受数据干扰及耦合影响的区域； 7)降低信号到地的参考距离间隔； 8)降低走线阻抗和信号驱动