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硕士学位论文 DDR SDRAM 物理层的 SSTL 接口电路设计 SSTL INTERFACE CIRCUIT DESIGN OF DDR SDRAM PHY 张海良 哈尔滨工业大学 2010 年 7 月 国内图书分类号：TN432 学校代码：10213 国际图书分类号：621.3.049.774 密级：公开 工学硕士学位论文 DDR SDRAM 物理层的 SSTL 接口电路设计 硕 士 研 究 生 ： 张海良 导 师 ： 叶水驰教授 申请学位 ： 工学硕士 学科 ： 微电子学与固体电子学 所 在 单 位 ： 航天学院 答 辩 日 期 ： 2010 年 7 月 授予学位单位 ： 哈尔滨工业大学 Classified Index: TN432 U.D.C.: 621.3.049.774 Dissertation for the Masters Degree of Engineering SSTL INTERFACE CIRCUIT DESIGN OF DDR SDRAM PHY Candidate： Hailiang Zhang Supervisor： Prof. Shuichi Ye Academic Degree Applied for： Master of Engineering Speciality： Microelectronics and Solid-State Electronics Affiliation： School of Astronautics Date of Defence： July, 2010 Degree-Conferring-Institution： Harbin Institute of Technology 哈尔滨工业大学工学硕士学位论文 - I - 摘 要 在当今的电子系统设计中，内存被使用的越来越多，并且对内存的要求也 越来越高，要求 DDR SDRAM 的存取速度尽可能的快，容量尽可能的大。而 DDR SDRAM 接口电路设计技术是制约内存使用性能提高的关键，在目前市场 上内核工作频率达到几个 GHz 的情况下，DDR SDRAM 接口电路的工作频率却 一般在几百 MHz 以下。接口电路己经成为集成电路快速发展的一个瓶颈。为了 解决传统内存接口电路工作频率低的问题，出现了专用于内核和 DDR SDRAM 之间的接口标准 SSTL。本文基于 0.13m 标准 CMOS 工艺，全订制设计了一款 应用于内存控制器中，工作频率为 400MHz 物理层的 SSTL 接口电路。 本文首先介绍了课题背景、研究现状以及 SSTL 接口电路的相关理论。然 后介绍了 SSTL 接口电路的设计。SSTL 接口电路共分为两个部分：SSTL I/O Buffer 和 SSTL 时序控制电路。SSTL I/O Buffer 包括输入 Buffer，输出 Buffer 和 片内终端 ODT。输入 Buffer 中设计了测试和静电保护电路，输出 Buffer 中采用 电流驱动的方式提高了电路的工作频率和驱动能力，片内终端 ODT 可防止信号 在输出端形成反射。SSTL 时序控制电路包括数据通道和控制通道两个子模块， 电路中采用对称匹配性设计提高了时序控制的准确度。另外，SSTL 接口电路中 输出供电电源和内部电路工作电源使用两种相互独立的电源，不仅避免了电源 之间的串扰，而且降低了电路的功耗。最后，对 SSTL 接口电路进行了电路仿 真、版图设计以及版图验证与后仿真，仿真结果表明电路在 400MHz 下，性能 稳定，驱动能力达到 SSTL 标准中的要求，功耗较低。 关键词：DDR SDRAM；物理层；接口电路；SSTL 哈尔滨工业大学工学硕士学位论文 - II - Abstract The memory is used widely in modern electronic system design, and the access speed and capacity are also required to meet the needs of DDR SDRAM. The frequency of DDR SDRAM interface circuit is a few hundred MHZ as the inner-core operating frequency has reached several GHz, so the interface circuit technology has become a bottleneck in the rapid development of integrated circuits. In order to solve the problem, a SSTL standard between the DDR SDRAM and the inner-core has appeared. Based on 0.13m standard CMOS technology, the SSTL interface circuit that the operating frequency is 400MH should be designed and used in memory controller. First, this paper introduces the background and relevant theories of SSTL interface circuit, and then presents a SSTL interface circuit designs. The SSTL I/O buffer and SSTL timing control circuit are two parts of SSTL interface circuit. SSTL I/O buffer contains input buffer, output buffer and a terminal ODT. A test function and static electricity protection circuit are designed in the input buffer, and current drive mode is used to improve the circuits operating frequency and drive capability of output buffer. In order to prevent the output signal reflection, a terminal ODT is integrated in the I/O buffer chip. SSTL timing control circuit contains two sub- modules which are the data and control ling channel, adoption of symmetry matching circuit design can improve the accuracy of timing control. Besides, the output and internal power supply circuit are separated, to avoid crosstalk between the power supplies and also reduce circuit power consumption. Finally, the results of SSTL interface circuit simulation and post-layout simulation show that the performance of our design is stable, and the driving ability can also meet the requirements of SSTL standard under 400MH with low power consumption. Keywords: DDR SDRAM, physical layer, interface circuit, SSTL 哈尔滨工业大学工学硕士学位论文 - III - 目目 录录 摘 要 I Abstract II 第 1 章 绪 论 . 1 1.1 课题背景 1 1.2 研究现状与进展 2 1.3 课题研究内容 3 1.4 论文的组织结构 4 第 2 章 SSTL接口电路相关理论及技术研究 6 2.1 I/O Buffer基本理论 6 2.2 SSTL I/O Buffer原理 7 2.3 SSTL接口电路的噪声分析 10 2.4 本章小结 13 第 3 章 SSTL I/O Buffer的电路设计 14 3.1 SSTL输入Buffer的电路设计 . 14 3.1.1 输入Buffer的设计方案 . 14 3.1.2 ESD输入保护电路设计 . 15 3.1.3 输入Buffer电路设计 . 17 3.1.4 SSTL输入Buffer电路仿真 19 3.2 SSTL输出Buffer的电路设计 . 21 3.2.1 输出Buffer的设计方案 . 21 3.2.2 输出Buffer电路设计 . 22 3.2.3 SSTL输出Buffer电路仿真 25 3.3 片内ODT电路设计 28 3.4 本章小结 30 第 4 章 SSTL时序控制电路设计 31 4.1 数据通道模块的设计 31 4.2 控制模块的设计 36 4.3 本章小结 38 第 5 章 版图设计与验证 . 39 哈尔滨工业大学工学硕士学位论文 - IV - 5.1 版图设计技术及考虑的因素 39 5.2 SSTL I/O Buffer版图设计 40 5.3 SSTL时序控制版图设计 42 5.4 本章小结 44 结 论 . 45 参考文献 . 46 攻读学位期间发表的学术论文 . 50 哈尔滨工业大学硕士学位论文原创性声明 . 51 哈尔滨工业大学硕士学位论文使用授权书 . 51 致 谢 . 52 哈尔滨工业大学工学硕士学位论文 - 1 - 第1章 绪 论 1.1 课题背景 内存是计算机的重要组成部分，内存作为计算机存储信息的装置，用于存 放数据信息，这些数据信息可被随机取出供给计算机的其他部件。随着计算机 CPU 前端总线带宽的提高和高速局部总线的出现，CPU 处理性能的快速提高对 内存的性能要求也提出了更高的要求。面对处理器性能快速提升的趋势，设计 和实现大容量高速读写的内存显得尤为重要。因此，近年来内存产品正经历着 从小容量到大容量、从低速到高速的不断变化，在技术上方面出现了 DRAM、 SDRAM，以及 DDR SDRAM(Double Date Rate SDRAM)。DDR SDRAM 是建立 在 DRAM 的基础之上，可以在时钟的双边沿，即上升沿和下降沿同时采集并传 输数据，因此在时钟频率保持不变的情况下，DDR SDRAM 可将速据传率提高 到标准 SDRAM 的两倍。随着集成电路设计技术的不断提高，DDR SDRAM 无 论从工作电压、数据延迟，还是功耗和发热量上都有明显的降低，但是工作频 率却有明显提高。 CPU 处理器和内存之间的数据交换必须要经过内存控制器，内存控制器技 术是影响处理器性能的一个重要环节。而内存控制器中的接口电路技术是内存 控制器中的重要组成部分，决定了内存控制器的性能。内存控制器决定了计算 机对内存容量、内存类型和速度、数据宽度和内存颗粒数据深度等参数的使 用，也就是说内存控制器中 SSTL 接口电路影响了处理器的访问速度。与集成 电路技术发展相比，内存控制器中的接口电路技术相对发展较慢，已经逐渐成 为处理器系统性能的提高的瓶颈。和普通 SDRAM 的接口电路设计相比，DDR SDRAM 接口电路的设计提出了更高的要求，其接口电路设计复杂度大幅度增 加。为了 解决 DDR SDRAM 接口电路的不足所带来的系统瓶颈问题， SSTL(Stub Series Terminated Logic)接口电路设计技术应运而生。 SSTL 电路接口标准是 JEDEC (电子工程设计发展联合会)所制定的标准。 JEDEC 制定了多个 SSTL 数据传输和接口技术标准来满足集成电路对高性能的 追求。1996 年 8 月制定了 SSTL 的第一个标准-EIA/JESD8-81 (SSTL_3)，工作 电压 3.3V；2002 年 5 月诞生了 SSTL 的第二个标准-EIA/JESD8-92 (SSTL_2) , 工作电压为 2.5V；2003 年 9 月诞生了 SSTL 的第三个标准-EIA/JESD79-23 (SSTL_18)，工作电压为 1.8V；2007 年 9 月诞生了 SSTL 的第四个个标准- 哈尔滨工业大学工学硕士学位论文 - 2 - EIA/JESD79-34 (SSTL_15)，工作电压为 1.5V4。SSTL 规定了开关特点和特殊 的端接方案，它可获得高达数百兆赫兹的时钟频率，是高速内存接口的首选。 另外，SSTL 规定了输出供电电源的电压标准，但对于内部电路的工作电压却没 有要求，为电路设计者提供了多种电压选择。 DDR SDRAM 物理层 SSTL I/O 接口支持并行、串行和突发读写，可快速 允 许 或终止总线上 的数据输入 输出，还 允许可编程设计 ODT （On-Die Termination）即片内终端信号，用来控制信号在电路的终端被吸收掉，而不会 在电路上形成反射，造成对后面信号的影响。与原有的控制与信号的终结在主 板上完成不同，ODT 在很大程度上减少了芯片在读取时的 I/O 功率消耗，还有 助于提升内存提高读存取速度。 综上所述，设计高速的 SSTL 接口电路是解决微处理器与内存之间通信瓶 颈的关键手段。 1.2 研究现状与进展 接口电路具有广泛的应用范围，比如在模拟电话系统、以太网、蓝牙和手 机的无线通讯、电脑硬盘的读出电路、内存和 CPU 之间、不同的芯片之间等数 据系统中。在接口电路中，数据传输率经历了从几 Mbps 到目前几百 Mbps,甚至 上千 Mbps 的提高过程。 接口电路的制造工艺经历了很大的变化，较早的工艺有双极型工艺，随着 集成制造技术的发展出现了 BICMOS 工艺、GaAs 工艺、CMOS 模拟工艺以及 CMOS 数字工艺的发展。标准 CMOS 数字工艺是目前接口电路设计的主流工 艺，设计方法相对模拟电路简单，有利于大规模电路设计。接口电路的速度越 来越高，工作方式也越来越智能化，随着数字 CMOS 工艺兼容的制造工艺不断 地提高而向前发展。 DDR SDRAM 内存接口电路对驱动能力有着特殊要求，随着工作电压的逐 步降低，驱动能力要求并没有太大的下降，这对集成电路设计者来说是一项挑 战。近年来，国外对内存接口电路的研究无论是理论还是电路实现一直都没有 停止过。目前国外著名的设计公司如 Intel、IBM、AMD、SYNOPSYS 等均掌握 了核心的内存接口电路理论，并且其设计与制造工艺相对国内来说已经发展得 比较成熟。比如 SYNOPSYS 公司于 2006 年设计的一款 130G33 内存接口电 路，其时钟工作频率最高可达 400MHZ，数据存取速率最高达到每引脚 800Mb/s。AMD 公司 AM2 处理器采用 CPU 集成内存接口技术，CPU 和内存之 间的数据传输不再需要经过北桥芯片，因此可以大大缩短 CPU 与内存之间的数 哈尔滨工业大学工学硕士学位论文 - 3 - 据交换周期，提高数据的传输率。这也是内存接口电路的另一个发展趋势。进 几年来，新的更高内存接口的设计与研究发展在国外发展迅速，以满足现今内 存高容量和越来越快的存取速率的要求。美国对接口电路的研究起步早，拥有 一系列的专利，如 Sang-joon Hwang 等发明的集成电路内存 SSTL 输入缓冲和控 制技术5,6。 国内目前对内存接口电路的研究还不是很多，大部分国内设计公司和制造 商都是购买国外现有的接口电路产品，不仅成本高，而且可移植性差。一旦有 新的设计任务时，不得不再次购买与新的设计要求相符合的接口电路技术。为 了降低设计成本和提高产品在市场上的竞争力，近几年国内在内存接口方面也 做了研究和实验7。郑州国家数字交换系统工程技术研究中心在 2005 年基于 DDR 控制器 IP 核来实现了内存接口设计与测试，主要应用在 T 比特路由器 上。西安交通大学在 2005 年使用 VHDL 实现了 SDRAM 控制器的设计。国防 科技大学在 2005 年计算机工程与工艺学术年会发表了一篇高速双终端 SSTL 输 出设计的论文，阐述了 SSTL 接口电路的相关理论，在 2008 年，利用 FPGA(现 场可编程门阵列)设计实现了一种 DDR 内存控制器。2009 年，中国科学院电子 研究所，设计并实现了工作电压为 2.5V，具有稳定占空比的高速 SSTL_2 I/O 缓 冲器8-10。 国内内存接口电路的设计起步较晚，对于 DDR SDRAM 物理层的 SSTL 接 口电路设计研究还不是很多，国内一些内存制造的代理厂商虽然具备生产能 力，但是没有自己的研发技术，对外也没有相关的信息披露。内存接口电路设 计技术的发展是制约我国高速微处理器产业发展的一个重要因素。SSTL 接口电 路的工作原理不是很复杂，但是设计高性能的接口电路并不是很容易，设计难 度主要体现在速度、稳定性和较高的驱动能力等方面11-13。 国外知名的设计公司都有自己的高速内存接口电路的单元库，而且从国外 处理器的高性能上以及市场上推出的内存产品来看，国外公司的内存接口电路 性能是非常高的。但是我国对于内存接口电路的研究还不成熟，因而需要加大 内存接口电路的研究力度，建立具有自主知识产权的内存接口电路的单元库。 1.3 课题研究内容 本文采用标准 CMOS 工艺，在 SSTL_18 标准下(兼容 SSTL_2 标准)，完成 DDR SDRAM 物理层的 SSTL 接口电路设计。工作频率范围在 125MHz (250Mb/s) 到 400MHz/(800Mb/s)，支持 DDR2 所具有的片内终止 ODT 特征。 内存接口和控制解决方案如图 1-1 所示。 哈尔滨工业大学工学硕士学位论文 - 4 - 控制逻辑 Control Logic 时钟产生单元 DLL 数据通道模块 ITSD 输入输出缓冲器 SSTL I/O Buffer 时钟产生单元 DLL 控制模块 ITSC 输入输出缓冲器 SSTL I/O Buffer To/From ASIC logic ADDR/CMD/CK To SDRAM DQ/DQS To/From SDRAM 本课题设计内容本课题设计内容 图 1-1 DDR SDRAM 接口和控制解决方案 论文主要研究了 SSTL 接口电路中 SSTL I/O Buffer 和时序控制电路两部分 的相关理论和设计技术，详细分析了 SSTL 电平标准和工作机制，设计具有低 电压摆幅，低功耗，驱动能力强以及工作速度快的高性能电路。在 SSTL 相关 理论研究的基础上，采用 0.13m 标准 CMOS 工艺设计，完成 SSTL I/O Buffer 中输入 Buffer，输出 Buffer 以及片内终端 ODT 的电路设计。I/O Buffer 电路不 仅驱动能力要求满足 SSTL 标准，而且片内终端 ODT 可以防止信号在输出端形 成反射。在对内存接口电路时序分析的基础上，设计 SSTL 时序控制电路中的 两个子模块：数据通道和控制模块。最后使用 Cadence 工具对电路进行仿真和 版图设计与验证，以及 Hspice 版图后仿真，使其满足 SSTL 接口电路的性能指 标。 1.4 论文的组织结构 论文各部分组织结构如下。 第一章为绪论部分，主要介绍课题的背景，目前国内外主要的研究方向以 及研究现状。 第二章为 SSTL 接口电路相关理论：介绍了 SSTL 电平标准，指出了传统 I/O Buffer 的不足，重点分析了 SSTL I/O Buffer 的特点和工作机制以及 SSTL 接 口的噪声问题，并提出了解决方案。 第三章为高性能的 SSTL I/O Buffer 电路设计。详细介绍了 SSTL 输入输出 Buffer 电路设计，并对电路进行了 Spectre 仿真验证，另外对片内终端 ODT 也 作了介绍。 哈尔滨工业大学工学硕士学位论文 - 5 - 第四章为时序控制电路设计。主要完成了 SSTL 接口电路中数据通道 ITSD 和控制通道 ITSC 的电路设计，并进行了功能分析和仿真验证。 第五章为 SSTL 接口电路版图设计。在分析版图设计技术的基础上，设计 了 SSTL I/O Buffer 和时序控制电路的版图，并进行了版图验证与 Hspice 后仿 真。 哈尔滨工业大学工学硕士学位论文 - 6 - 第2章 SSTL 接口电路相关理论及技术研究 2.1 I/O Buffer 基本理论 在数字电路中，用 0 和 1 来表示特定范围的高低电平，CMOS 数字逻辑标 准在数字电路发展的早期，经常被采用，下面将首先介绍数字逻辑信号之中经 常用到的专业术语。 门限电压(VTH)，是指高或低两种逻辑状态转换的电压阈值。在逻辑器件 中，当所加信号电压高于 VTH时为逻辑高“1” ，反之则为逻辑低“0” ，通常设 计时会使 VTH为电源电压的一半。 输出高电平(VOH)和输出低电平(VOL)，分别为逻辑器件输出高电平的下限和 输出低电平的上限。通常在 VOH和 VOL之间留有一定的电压缓冲区，当外来电 压信号干扰时，在缓冲区范围内不会对逻辑状态造成错误识别。 输入高电平(VIH)和输入低电平(VIL)，分别为输入高电平的下限和输入低电 平的上限。在系统设计中，前后逻辑器件的输出输入必须满足上一个器件输出 和下一个器件输入的条件，即 VOHVIH、VOLVREF， 比较器输出高电平，这时 N 管开启，迅速放电将 VDDQ拉回参考电平，形成负 反馈；反之，VDDQ上耦合一个负的噪声电压，则 VDDQ THGS VV时） (3-2) 忽略沟道长度调制效应，饱和区 N 管电流方程为： 2 )( 2 1 THGS n n OXnDS VV L W CI=（当 DS V THGS VV时） (3-3) 从公式(3-2)和(3-3)中可以看出，在栅源电压相同的情况下，饱和区的电流 要大于线性区的电流，为了获得较大的驱动能力，应该使 MOS 管工作在饱和区 为好。但是对于 SSTL 输出 Buffer 来说，SSTL_18 标准中必须使用的输出供电 电压 VDDQ为 1.8V(SSTL_2 标准要求的 VDDQ为 2.5V)，输出信号的摆幅的要求 哈尔滨工业大学工学硕士学位论文 - 23 - 是输出高电平 VOH1.5V，输出低电平 VOL0.3V，这样管子基本工作在线性 区。为了使管子工作在线性区的前提下仍然能有大的驱动电流，一般从两个方 面进行考虑：一是增大公式(3.3)中的 W/L 项，也就是增大管子的尺寸；二是输 出驱动管用 3.3V 的 MOS 管来代替 1.8V 或 2.5V 的 MOS 管。这相当于增大了 公式(3-3)中的 VGS。 但是，在公式(3-3)中已经没有可调整的项，由于工作在线性区的 MOS 管可 以等效为一个电阻，因此保持电阻阻值稳定，也是获得稳定驱动电流的一个重 要因素。在电阻值的选择上为了满足 SSTL_18，同时兼容 SSTL_2 标准，需要 计算并选择合适的输出管的电阻。输出 Buffer 在 SSTL_18 标准下输出驱动电流 要求不低于 13.4mA(SSTL_2 Class I 标准要求不低于 8.1mA，Class II 不低于 16.2mA)。图 3-10 中 RS为传输线的特征阻抗，RT为板级提供的匹配阻抗， DDQTT VV 2 1 =提供上拉电压。 在 SSTL_18 标准下，由电路的对称性可得 PMOS 管和 NMOS 管的等效电 阻大小相等，根据公式(3-4)和(3-5)可以计算出所需要的宽长比。 TS TTDDQ RRR VV I + = (3-4) TS TTDDQ RR I VV R = (3-5) 计算时 VDDQ和 VTT取典型值，输出电流 I 取最小值，在此条件下得出的阻 值为满足条件的最大值。将 VDDQ=1.8V，VTT=0.9V，I=13.4mA 代入即可求得 R 值。即只要设计中连接在 VDDQ处的 P 管和 N 管等效电阻不大于此值，所设计 的电路就能满足标准中对驱动能力及高低电平的要求。当 VDS很小时，工作在 线性区的 MOS 管等效电阻的简化公式为： )(TGSD DS VVoxW L I V R c = (3-6) 根据提供的工艺参数，可计算 MOS 管的尺寸。由于电路同时兼容 SSTL_2 标准，计算方法同上，可采用多个 MOS 管并联组成的网络，由控制电路进行选 择，可得到很好的兼容效果。管子的在未考虑短沟道效应情况下计算得出的尺 寸和实际会有一定差距，需要对器件进行模拟调整，得到较理想的宽长比。最 哈尔滨工业大学工学硕士学位论文 - 24 - 终得出单个 PMOS 管 um m L W 35 . 0 5 . 30 =，NMOS 管 um m L W 40 . 0 20 =。 对于输出前驱网络 pdrv_pu 由 4 个相同的单元组成，如图 3-11 所示。BH 为输入的驱动控制信号，高电平有效。pdrv_pd 网络也由四个相同的单元组成， 每个单元的结构和 pdrv_pu 的单元相似，只是在输出端增加了一级反相器，目 的是实现相同信号 AH 输入时，输出大小相等相位相反的电平，以满足控制需 要。使用相同的单元结构，可以减小工艺偏差带来的影响，提高电路时序的匹 配性和一致性。 AH VDD VSS YNHBH MP0 MN0 MP1 MN1 MP2 MN2MN3 MP3 图 3-11 pdrv_pu 单元结构 电压转换 hs_levtr 模块，逻辑功能是将处于工作电压 VDD下的输入电压信 号 DO 和使能控制信号 OE，经输入驱动电路 drv_in 整形后转换成工作电压 VDDQ下电压信号。如图 3-12 所示，drv_in 主要是由反相器和传输门构成，将输 入信号 DO 分成两路大小相等，相位相反的信号。其中 DN 为另一阵列 hs_levtr 输入信号。在 hs_levtr 电路中，MN1 和 MN2 的 栅端控制信号是相反的，当 DO 输入为高电平时，MN1 关闭，MN0、MP1 开启后将 MP0 关断，MN2 迅速 将节点 A 电位拉底，输出 out 为高电平，反之，MN2 关闭，MN1、MP0 开启， MP0 迅速将节点 A 电位拉高，输出 out 为低电平。电路具有转换速度快，性能 稳定等优点。 哈尔滨工业大学工学硕士学位论文 - 25 - 图 3-12 drv_in 和 hs_levtr 电路图 图 3-13 为驱动控制 drv_cfg 模块，其中(a)为整体结构图，(b)为 Levtr 电路 图。DM 和 DS 不同组合可通过 drv_cfg 输出四路不同的控制信号。Levtr 电路结 构采用了 DCVSL（差分串联电压开关逻辑）互补输出形式，输出正反电平信 号。在稳定状态时，任何一边的 NMOS 下拉和相应的 PMOS 负载器件不会同时 导通，不仅能消除静态电流，还可提供电源轨线到轨线的电压摆幅。 Levtr Levtr DM DS PH NH NH VDDQ VSSQ DM PHNH a) 整体结构 b) 子电路 Levtr 电路图 图 3-13 drv_cfg 电路整体结构及其子电路 3.2.3 SSTL 输出 Buffer 电路仿真 SSTL 输出 Buffer 电路可在 SSTL_18 和 SSTL_2 标准下工作。I/O 口的供电 哈尔滨工业大学工学硕士学位论文 - 26 - 电源 VDDQ分别为 1.8V 和 2.5V。本设计内部电路电源电压 VDD两种标准下均为 1.2V。下面分别给出 SSTL_18 和 SSTL_2 标准下的 Spectre 模拟结果。SSTL_18 标准下的具体工作参数为： 工作频率：400MHZ 工作电压：VDD=1.2V，VDDQ=1.8V 工作温度：-2585 驱动负载：10pF 驱动电流：15mA 传输延迟：TPHL=TPLH=217ps 在 400MHZ下，对 SSTL 输出 Buffer 进行 Spectre 模拟。从仿真结果来看， 电路满足设计要求，并且具有较好的性能。图 3-14 仿真结果中，图(a)和图(b) 分别为输出 Buffer 不带负载和驱动 10pF 负载的仿真结果图。仿真激励信号 DO 为频率 400MHz，即周期为 2.5ns 的方波。从图中可以看出，负载对输出的电压 波形是有影响的，主要原因是负载电容充放电需要一定的时间。随着负载电容 值的增加，波形将会变差。在设计时应先考虑电路驱动的最大负载，本设计驱 动目标是能驱动 10pF 的负载。此外，本设计采用电流驱动，可降低负载对输出 波形的影响。仿真结果显示，驱动能电流 Ipad 可达到 15mA 以上，输出高电平 1.62V，输出低电平 0.18V，均能满足 SSTL_18 标准。 a) 不带负载 b) 带 10pF 负载 图 3-14 SSTL_18 标准下输出 Buffer 仿真结果 哈尔滨工业大学工学硕士学位论文 - 27 - 输出 Buffer 在正常工作时会受温度的影响而使输出高低电平发生变化，对 电路进行-50125范围内温度扫描，如图 3-15 中(a)和(b)所示。从仿真结果 来看，在-50125范围内，输出的高电平的变化为 60mV，输出的低电平变 化为 95mV，变化范围对输出电平影响很小，符合 SSTL_18 标准对输出电平的 要求。 a) 对高电平的影响 b)对低电平的影响 图 3-15 温度对输出电平的影响 SSTL_2 Class I 标准下，工作电压 VDDQ以及驱动能力不同于 SSTL_18 标 准。具体工作参数如下： 工作频率：400MHZ 工作电压：VDD=1.2V，VDDQ=2.5V 工作温度：-2585 驱动负载：10pF 驱动电流：10mA 传输延迟：TPHL=TPLH=302ps 在不改变输出 Buffer 电路结构和参数的情况下，对输出 Buffer 电路进行仿 真，结果如图 3-16 中(a)不带负载和(b)带 10pF 负载所示。由于受输出供电电源 电压 VDDQ和器件参数设置的影响，在 SSTL_2 Class I 标准下，输出结果相对 SSTL_18 有些变差，但是均能保证输出结果的准确性。仿真输出结果中，输出 高电平为 2.05V，输出低电平为 0.42V，高低噪声容限不相等，可通过调整板级 上拉电压 VTT达到相等。 哈尔滨工业大学工学硕士学位论文 - 28 - a）不带负载仿真 b）带 10pF 负载仿真 图 3-16 SSTL_2 Class I 标准下输出 Buffer 仿真结果 对电路进行-50125范围内温度扫描，如图 3-17 中(a)和(b)所示。在- 50125范围内，输出的高电平的变化为 0.11V，输出的低电平变化为 0.17V，均符合 SSTL_2 Class I 标准对输出电平的要求。 a）对高电平的影响 b）对低电平的影响 图 3-17 温度对输出高低电平的影响 综上所述，SSTL 输出 Buffer 电路在满足设计 SSTL_18 标准的同时，可可 兼容 SSTL_2 标准，扩展了接口的应用范围。电路在性能和稳定性方面达到了 较好效果。 3.3 片内 ODT 电路设计 端接电阻往往在传输线很长时使用，防止终端反射而使信号无法传输，但 哈尔滨工业大学工学硕士学位论文 - 29 - 是在传输线很短时，驱动一个容性的负载，仍然需要末端端接。SSTL 接口电路 输出需要驱动具有寄生电容的后级负载，因而需要进行端接电阻设计。 在 DDR 时代，控制与数据的终结常在板级上完成，它主要有一排终端电阻 构成，在内存插槽旁均会设计一个终结电压岛。板级的设计可以适应多种电路 接口，但往往不能与内部电路形成很好的阻抗匹配而使 PVT 特性变差。长期以 来，电压岛的设计一直是板级设计上的一个难点。随着集成电路的发展，越来 越多的电路设计者将这一功能集成到片内，板级不再有终结电压岛，达到很好 的效果。因而本设计采用内建终端电阻(ODT)，能够减少 DDR SDRAM 数据传 输线终端在输出端的反射信号，如图 3-18 所示。 PAD VDDQ VSSQ R1 R2 R1R1 R2R2 RTT RTT ODT 图 3-18 ODT 逻辑结构 ODT 主要由 PMOS 和 NMOS 控制与之相连的电阻组成，这种方式为分离 (split)式端接，电阻 R1和 R2并联后等于传输线的特性阻抗。R1/R2的比值决定 高电平和低电平状态驱动电流的相对比例，本设计中取 R1=R2。根据电路设计 要求，选择阵列结构的数目不同，可实现不同的阻抗匹配。本设计提供不匹 配，50 欧姆，75 欧姆和 150 欧姆四种选择，ODT，RTT和 RTT用于控制 匹配电阻的关端和大小，如表 3-2 所示。在电路中，电阻的阵列是对称结构， 对电阻的精确度要求不是很高，因此可根据具体的工艺，选择多晶电阻或扩散 电阻。有时，在接收器的接收端只使用一个电阻端接到一个固定电压的中间电 压来实现。 哈尔滨工业大学工学硕士学位论文 - 30 - 表 3-2 匹配电阻的选择 ODTRTTRTT阻值 断开 150欧 75欧 50欧 断开 XX0 0 0 1 1 1 11 1 11 0 0 图 3-19 为 SSTL_18 标准下，输出 Buffer 的在阻抗失配和匹配下的输出信 号曲线。图中虚线为失配情况下的信号输出曲线，实线为匹配后的信号输出曲 线。DO 为输入信号，Vpad 和 Ipad 分别为输出电压和电流信号。从结果来看， 匹配后的电路输出信号稳定性较好，能够满足设计目标。 图 3-19 SSTL_18 标准下阻抗匹配与失配对比图 ODT 从性能上相对板级终结更及时有效，从而可提高信号的质量，在很大 程度上减少内存芯片在读取时的 I/O Buffer 功率消耗，简化板级设计并降低了 板级设计成本。 3.4 本章小结 本章详细分析了 SSTL I/O Buffer 的设计思想和仿真结果。I/O Buffer 作为 SSTL 接口电路的重要组成部分，提供不同的电平信号转换和信号的输入输出。 相对常规的输入 Buffer 电路进行了改进，降低了电路功耗。输出 Buffer 电路提 高了驱动能力，应用上得到扩展，并具有很好的稳定性。片内 ODT 的设计可防 止信号在输出端形成反射。通过相关的分析计算并根据模拟确定了电路中相关 器件的参数，经过电路仿真和参数调整，电路达到很好的设计指标。 哈尔滨工业大学工学硕士学位论文 - 31 - 第4章 SSTL 时序控制电路设计 4.1 数据通道模块的设计 内存物理层的 SSTL 接口电路是同步时钟控制结构，要求可以在 400MHz 频率下工作。数据通道 ITSD 为双数据速率接口时序模块，负责对存储器发送 和接收数据，即经 SSTL I/O Buffer 往 SDRAM 中写数据和从 SDRAM 中读数 据，同时将读取的数据送往逻辑控制器(本设计不包含这个部分)，控制器发出的 命令、地址等需要经过控制模块，按照一定的时序传送到 SDRAM，完成数据 的读、写及刷新等功能46-48。 数据通道模块工作时，需要由四相时钟 clk_0、clk_90、clk_180 和 clk_270 配合才能完成其功能。四相时钟由专有模块延迟锁相环 DLL(本设计不包含这个 部分)提供，四相时钟由逻辑控制器的源时钟 cclk 产生。数据通道模块的工作原 理如下图 4-1 所示。数据通道模块由两个双倍数据缓冲器和一个同步时钟 Read FIFO 组成。SSTL I/O 设计是单端输入输出结构，而 Controller Logic 输入数据 dout1:0为两位并行输入，需要将 dout1:0转换为一位串行输出。为了与输入 数据保持一致，双倍数据缓冲器需要将数据传输速率提高为输入数据的两倍， 即利用时钟 clk_0 及其他时钟配合，由单边沿触发的数据转换 Double Data Rate buffer Double Data Rate buffer Read FIFO oe1:0 oe_set_b oe_rst_b dout1:0 do_set_b do_rst_b rclk read valid di1:0 rst_b srst_b io_oe io_do io_di Interface to SSTL I/O Interface to Controller clk_0 clk_90 clk_180 clk_270dqs_90 dqsb_90 图 4-1 数据通道模块 ITSD 工作原理 为双边沿触发后，经 SSTL I/O Buffer 缓冲后发送给 SDRAM。完成读数据时， Read FIFO 也需要将数据由一位串行输入转换为两位并行输出，即由双边沿触 发的数据转换成单边沿触发后发送给控制器。下面介绍数据通道的电路结构设 计。 哈尔滨工业大学工学硕士学位论文 - 32 - 双倍数据缓冲器关键电路设计结构如图 4-2 所示，四个结构相同的上升沿 D 触发器和时钟 clk_0、clk_180 组合，在一个周期内完成对输入数据 in和 in的采集寄存，在下一个周期经过 DDRO 模块完成数据输出。其中， latency和 latency可以控制数据的传输路径。DDRO 模块(如图 4-3 所示) 利用四相时钟的双边沿触发将数据速率提高一倍，在一个周期内完成数据的输 出，以保证输出数据和输入数据的一致性。 C D RN Q C D RN Q C D RN Q C D RN Q C0 C1 C2 C3 D0 D1 RN SN Q D0 D1 D0 D1 clk_0 clk_180 dout dout clk_90 clk_270 clk_180 clk_0 rst_b set_b DDRO “1” MUX MUX latency latency 图 4-2 双倍数据缓冲器关键电路 图 4-3 DDRO 电路图 Read FIFO 电路结构如图 4-4 所示，数据深度为 8 位。读出数据 rd的结 构和图中虚线内的电路结构相同，不同之处是受控于选通时钟 dqs_90。Read 哈尔滨工业大学工学硕士学位论文 - 33 - FIFO 从 SDRAM 读取数据时不会处于为满的时候，因此只定义为空的指针标 识，当读写指针(rp 和 wp)地址相同时，定义 valid 为空指针标识的反，读取数 据中断，因此不会读取为空，出现错误。Read FIFO 在读入信号 read 有效，且 valid 为高电平时将数据按照先入先出的原则依次读入。 图 4-4 Read FIFO电路图 rst_b 和 srst_b 为 Read FIFO 的使能端，可实现全部电路复位和部分电路复 位。从 SDRAM 读取的数据 io_di 时序还可通过时序微调电路进行适当调整，以 哈尔滨工业大学工学硕士学位论文 - 34 - 匹配整个电路的时序。 由于 D 触发器在整个时序控制中起到非常重要的作用，因此设计结构简 单、功能完整性好、能在高频率下进行工作的 D 触发器是很有必要的。整个接 口电路的版图面积有限，不适合大尺寸和较复杂的电路结构，因此主要考虑动 态存储，使用单锁存器结构的动态 D 触发器结构52,53，电路结构如图 4-5 所 示。 本文中的触发器为时钟上升沿 D 触发器，具有异步复位功能，高电平有 效。相对常见的 D 触发器，工作速度快，性能稳定。电路中 MOS 管数目为 33 个，结构相对简单，有利于集成。MP4MP7、MN4MN7 以及一个与非门组成 单锁存器，传输门控制锁存数据的输出。在数据锁存状态，可通过 MP2、 MP3、MN0 和一个反相器组成的控制电路使输出数据 Q 保持稳定，不易受外界 干扰，有利于数据输出的稳定性。 图 4-5 D 触发器 使用 Spectre 工具对数据通道模块 ITSD 进行功能仿真，在 400MHZ工作频 率下，平均功耗仅为 0.95mW，功耗低，性能稳定。仿真结果如下： 图 4-6 为 SDRAM 写数据时序图，在控制器发出写命令和地址后，经过若 干个时钟周期，在时钟 clk_0 上升沿到来时，对输入数据 dout1:0进行采集， 哈尔滨工业大学工学硕士学位论文 - 35 - D0D3 为采集的数据，在时钟 clk_0 下降沿，即 clk_180 上升沿到来时输出 dout，在时钟 clk_0 的下一个上升沿到来后输出 dout，相当于在一个周 期内输出 dout1:0。由于数据通道的延迟，这个延迟时间在工艺参数确定后是 固定的，dout1:0的输出相对时钟滞后一些。 图 4-7 为 SDRAM 读数据时序，在控制器发出写命令和地址后，数据选通 时钟 dqs_90、dqsb_90(由 SDRAM 发出)处于输入数据的中央，可保证数据采集 的准确性。io_di(图中为实线)为输入数据，在到达寄存器之前可以经过电路设 计的时序微调功能增加或减少 io_di 的延迟时间，dq_i(虚线)即为调整时序后的 有效输入。当第一个数据 D0 采集后，valid 指针有效，标志可以从寄存器中进 行数据读取，当且仅当控制器读命令 read 有效时，完成数据 D0 的读取。整个 数据读取过程是由双边沿触发转为控制器时钟 cclk 的单边沿触发。 图 4-6 SDRAM 写数据时序 哈尔滨工业大学工学硕士学位论文 - 36 - 图 4-7 SDRAM 读数据时序 4.2 控制模块的设计 控制模块 ITSC 模块主要由一个双倍数据缓冲器和两个 Buffer 组成，负责 地址、控制命令以及时钟命令的解释，将其按照一定的时序转换为 SDRAM 所 能识别的控制信号和地址。如图 4-8 所示，ITSC 使用了一个和数据通道模块 ITSD 中的 Double Date Rate Buffer 结构相同的电路，这是由于地址和控制命令 是单一数据率传输的，即单边沿时钟触发。为了更好的和数据通道 ITSD 达到