开发经验闲谈pcb布板.pdf

开发经验，PCB 布板闲谈 毕业 4 年以来，虽然其中有段时间在做嵌入式实时软件系统的驱动部分，可一直都 挂着“硬件工程师”的头衔。其实有点惭愧，谈不上对硬件的有多深的造诣，除了有相当一 部分时间设计硬件电路以外，更重要的也就是 PCB 布板。仔细想想，其中亲手布过的电路 板，从简单的数字电视机顶盒前面板的单层板，到复杂一点的 AT89C51 为核心的工业控制 类的双层板， 无线扩频电台的基带双层板， 高速 FPGA 的应用板， 再到比较复杂的含有 DDR MEMERY 总线的四层板等不下 20 块，所幸的还有接触过的手机电路的 8 层板，所以，终 归对 PCB 的布板有些想法。想法也罢，经验也罢，只要能够对读者的布板有所帮助的话， 也就达到了我写这篇文章的目的。 一块优秀的电路板，除了在实现电路原理功能之外，还要考虑 EMI,EMC，ESD，信号 完整性等电气特性，也要考虑机械结构，大功耗芯片的散热问题，在这基础上再考虑电路板 美观问题。所以，PCB 板布线是门艺术，具体而言是门折衷的艺术。在开始学习摸索 PCB 布线之前，或许您会在各式各样的参考书中看见各式各样的 PCB 板布线的规则，即使许多 规则在一定程度上会是有相同的内涵， 可是在不同的实际布板实践中会有不同的侧重点， 甚 至规则之间会产生冲突。举个例子：规则一信号传输的路径越短越好，规则二是在高频布线 要求阻抗匹配。在考虑布 DDR MEMORY 的总线时，SOP 封装的 MEMERY 芯片不可能对 所有的TRACK实现规则一,正确的做法是整体考虑阻抗匹配的条件下实现所有的TRACK相 对最短。 因此， 实际布线中规则之间的不可兼得就会让读者布线过程中自觉的有效的利用这 些规则时产生种种疑惑， 甚至就陷入这样或者是那样的一般性的规则中不知所措。 在这就需 要强调一点各种布线规则只是指导性的， 要结合实际的布线过程去不断折衷以取得最大 的效用。我想只要在实际布线中自觉注意这些规则，或多或少会对布线的效果有所帮助。 1 模块化，结构化的思想不仅体现在硬件原理设计中，也要反映在布局布线效果中 如今的硬件平台的集成度越来越高， 系统越来越复杂， 自然而然也就要求无论是硬件原 理图的设计中还是 PCB 布线中使用模块化， 结构化设计的方法。 如果接触过大规模的 FPGA 或是 CPLD 就知道，复杂 IC 的设计必然要求采用自上至下的模块化的设计方法。所以作为 硬件工程师，在了解系统整体架构的前提下，首先应该在原理图和 PCB 布线设计中自觉融 合模块化的设计思想。举个例子，数字电视机顶盒的硬件平台的主 ICQAMI5516 中就有 如下的几种模块： ST20:主频 180MHZ 的 32 位 RISC CPU PTI:TRANSPORT STREAM 的处理单元 DISPLAY:MPEG-2 解码，显示处理单元 DEMODULATOR:QAM 解调器 MEMORY INTERFACE：不同应用系统所需要不同的 MEMORY 的接口 STBUS：各个模块的数据通讯总线 PERIPHERALS:UART,SMARTCARD,IIC,GPIO,PWM 等常用外设 AUDIO:音频输出接口 VEDIO:视频输出接口 QAMI5516 模块化的设计过程，虽然不一定要求硬件工程师了解系统的方方面面，可是 必然要求在设计硬件平台时，把在实际运用中使用到的 IC 不同模块的接口部分当作一个子 系统来处理： 例如音频部分电路和视频部分电路在布局布线的时候就应该在一个整体区域内 进行。这样做，不仅延续了 IC 模块化设计的思路，而且可以方便在需要进行 PCB 板的物理 分隔，减少不同模块之间的电气耦合，可以方便整个系统的调试。我们知道，硬件调试中最 容易检查，处理电路原理设计中的错误的方法就是“头痛医头，脚痛医脚” ，即上述的 QAMI5516 平台中，如果音频部分电路有问题，首先要做的就是检查校验音频模块。 模块化的思想还体现在系统总线的布线上，通常总线都区分为 CONCROL BUS,DATA BUS,ADDR BUS,这三类。例如上面 QAMI5516 中 SMI 上使用的是一片 16M 的 SDRAM,工 作频率在 100MHZ，这就要求这一组总线在布线过程中需要统一成一个整体来考虑阻抗匹 配。在实际的布线过程中，不可能要把这些线布得七零八落吧。 模块化的思想也有利于 PCB 板的布局。 模块化的思想也有利于硬件系统的功能的扩展或是更改。 2 站在整个系统的角度上，分析各个模块信号的性质，确定其在整个系统中占据的地位， 从而确定模块在布局布线的优先级 布局对于整个系统具有重要的意义， 这要求在实际的布线过程中， 对于各个模块的具体 处理有轻重缓急之分。一般的布局规则，都要求区分模块是模拟电路，还是数字电路，是高 频电路还是低频电路，是主要的干扰源还是敏感的关键信号等等。因此，在布局之前必须仔 细分析各个模块信号的性质包括模块的属性，功能，供电电源，具体信号的频率，电流的流 向，电流强度等，以确定模块在 PCB 板上布局。通常，在机械结构确定的情况下，复杂的 系统还会有 N 种不同的布局方式，这需要站在系统的角度上依照一些规则的折中来找出最 优化的布局布线。 在数字模块中，都会有时钟，例如 SDRAM 的 CLOCK，而时钟电路是影响 EMC 的主 要因素。集成电路的大部分噪声都与时钟频率及其多次谐波有关。如果 CLOCK 信号是一个 正弦波形式，如果处理不当，对系统会“贡献”一个该频率或是该频率的倍频的干扰源，如 果是 CLOCK 信号是方波形式，则对系统“贡献”一个杂散频率的干扰源。同时，CLOCK 还是一个容易受干扰的信号，如果 CLOCK 受到干扰，对数字系统的影响可想而知。因此， 时钟电路模块是属于关键模块，在布局布线过程中优先各种规则考虑其布局布线。 类似的还有在现在许多的嵌入式硬件系统中的各种各样的中断模块。 中断的触发有电平 触发和边沿触发。曾经碰到过一个设置为上升沿触发的中断因外界的干扰而不断的被触发， 最终导致了 RTOS 由于处理不过来而堵死的现象。 按照这一原则来分析二个简单的电路布局。 在一个我接触到的手机硬件平台中， 显示屏 的亮度电路是通过一个 PWM 产生的不同脉宽信号，经过一个 RC 积分电路建立不同的背光 灯电压来实现的。PWM 信号和 CLOCK 相比，在对整个系统 EMI 的影响上在某种意义上是 相同的。但是如果仔细分析一些，就应该知道，如果在布线时，IC 的 PWM 信号在尽可能 短的路径上建立模拟的电平后才在 PCB 板上传输， 也就是说电阻和电容尽可能的靠近 PWM 管脚放置，这样可以使 PWM 对系统的干扰减小到最小。在手机硬件平台的设计中，RF 部 分和音频部分是系统的核心， 这两部分的布线占据绝对核心的地位， 在布线时置于优先考虑 的地位。所以在实际布局布线中，这两个模块的信号线单独布在一中间层，并且在其邻层使 用电源层和地层，把它屏蔽起来，同时其他模块尽量远离这两个模块，以免引入干扰。另外 尝试着考虑这样一个细节:MIC 输入很小的音频信号需要经过放大到一定的程度后再输入到 AUDIO ADC 中。我们知道抽象意义上的信道传输信噪比是衡量噪声对系统的影响。可以相 互参照， 一个小的噪声在音频信号放大之前就串扰就信道和在音频信号在放大之后才进信道 对音频指标的影响。 如果这信道的路径不得以经过一些强干扰源的区域， 建议音频信号进行 放大后再进行传输。 再比如在复杂系统的总线上通常会挂接类型的设备，如 I2C 总线可以挂 127 个从设备， 在某些机顶盒硬件平台中通常会挂上 DEMODULATOR,TUNER,E2PROM。这也要求对不同 的设备对于分享总线的频率上加以区分，对于使用频率高的设备放在相对比较重要的位置 上。例如在上述 QAMI5516 平台上的 EMI 接口同时使用了 SDRAM，FLASH 两种设备。基 于对系统的理解，SDRAM 放置的是实时操作系统的运行代码，FLASH 是作为一种存储介 质，在软件系统运行过程中 SDRAM 相对于 FLASH 有更多的读写操作，因此在布线过程中 应该先考虑 SDRAM 的位置。 3 注重电源完整性，布局布线中优先考虑电源和地线的处理 在任何电子系统中，干扰源对系统的干扰不外乎通过两种途径：一是通过导体的传递， 二是通过电磁辐射经过空间的耦合。 在频率较低的系统中主要是第一种路径， 在高频系统中 也有相当部分的干扰原因是通过导体的传递，其中比较明显的就是 IC 产生的噪声通过电源 和地干扰整个系统。 因此， 电源的完整性或者说是电源质量对整个系统的抗干扰能力具有至 关重要的意义。 电源完整性实际上是信号完整性的一部分， 然而考虑到电源对于所有系统的 重要性，在此单独列出。要声明的是，在实际系统中，要做到这一点并不容易，系统中总会 有各种不同频率的噪声。在电路设计和 PCB 布局布线中只是极力的减小各种频率的噪声， 从而提高系统的抗噪声的整体性能。同时，在复杂系统中，减少系统的噪声不是更改一两电 容的值就能够做到， 而是需要注意电源滤波效果的累积。 在手机硬件设计中， 有专门的 PMU 来对管理对各个模块供电，然而 PMU 都是来自 VBAT。无法想象，如果是敏感的音频运放 的供电没有经过滤波的处理，直接取自 VBAT，又或者，像给 SDRAM 供电的电路没有做滤 波处理，任由这部分数字电路的开关噪声污染整个 VBAT，会是有什么样的后果？ 如果对电源完整性有了足够的重视，结合起前面说过的模块化和各个模块仔细分析后， 这部分还是相对比较好处理。对于 IC 电源 VCC 通常的规则一般都会用旁路电容和去耦电 容进行处理，并且在布板的时候尽量让这类电容靠近 IC 的电源输入处。如果在要求苛刻的 系统中，还可以对不同的敏感频率采用 LCCL 电路（串接一个电感或是磁珠，并一个电解 电容，并一个瓷片电容，再串一个小的电感，具体值需要依照相应频率确定）滤波。曾经做 一个复杂的系统，由于在系统的 DEMODULATOR 上的一路核心电源上没有使用旁路电容， 从而使 DEMODULATOR 的解调后的误码率高的无法忍受。对于系统中各种 GND 的处理， 一般要求分析电流的回流路径。 电流具有总是选择阻抗最小回流路径的性质。 这是一个核心 原则，可以通过这样一个事实来理解：在 PCB 布线中有“铺铜”这样的模式。 “铺铜”经常 会在网络 GND 上使用，所有的数字信号都可以抽象成一个最基本的门级电路，GND 也就 是信号回流路径的一部分。GND 就是通过“铺铜”的方式，使信号的路径上的总阻抗变小。 “就近接地” ， “最小化接地阻抗”也正是基于这样的考虑。 上面只是抛砖引玉的讲述了这几年来鄙人在 PCB 板中的一些感触颇深的几点，有了这 三个指导性原则，并结合具体的许多布线规则，剩下就是您的态度问题了。当然，毕竟能力 和见识有限，其中难免有所偏颇，不足之处恳请指正。 = pcb 设计 在将 A/D 转换器的模拟地和数字地管脚连接在一起时，大多数的 A/D 转换器厂商会建议： 将 AGND 和 DGND 管脚通过最短的引线连接到同一个低阻抗的地上(注：因为大多数 A/D 转换器芯片内部没有将模拟地和数字地连接在一起， 必须通过外部管脚实现模拟和数字地的 连接)，任何与 DGND 连接的外部阻抗都会通过寄生电容将更多的数字噪声耦合到 IC 内部 的模拟电路上。 按照这个建议， 需要把 A/D 转换器的 AGND 和 DGND 管脚都连接到模拟地 上，但这种方法会产生诸如数字信号去耦电容的接地端应该接到模拟地还是数字地的问题。 如果系统仅有一个 A/D 转换器，上面的问题就很容易解决。如图 3 中所示，将地分割开， 在 A/D 转换器下面把模拟地和数字地部分连接在一起。采取该方法时，必须保证两个地之 间的连接桥宽度与 IC 等宽，并且任何信号线都不能跨越分割间隙。 设计过程要注意以下几点： 1.将 PCB 分区为独立的模拟部分和数字部分。 2.合适的元器件布局。 3.A/D 转换器跨分区放置。 4.不要对地进行分割。在电路板的模拟部分和数字部分下面敷设统一地。 5.在电路板的所有层中，数字信号只能在电路板的数字部分布线。 6.在电路板的所有层中，模拟信号只能在电路板的模拟部分布线。 7.实现模拟和数字电源分割。 8.布线不能跨越分割电源面之间的间隙。 9.必须跨越分割电源之间间隙的信号线要位于紧邻大面积地的布线层上。 10.分析返回地电流实际流过的路径和方式。 11.采用正确的布线规则。 = 开发经验信号回流及跨分割 前一段时间论坛里一些朋友问到信号回流的问题。 这里把我对电源回流的理解跟大家分享一 下_(其中介绍的一些处理方法在国内外很多高速 PCB 电路里都有应用的)这里简单构造了 一个“场景” ，结合下图介绍一下地回流和电源回流以及一些跨分割问题。为方便作图，把 层间距放大。 IC1 为信号输出端，IC2 为信号输入端(为简化 PCB 模型，假定接收端内含下接电阻)第 三层为地层。IC1 和 IC2 的地均来自于第三层地层面。顶层右上角为一块电源平面，接到电 源正极。C1 和 C2 分别为 IC1、IC2 的退耦电容。图上所示的芯片的电源和地脚均为发、收 信号端的供电电源和地。 在低频时，如果 S1 端输出高电平，整个电流回路是电源经导线接到 VCC 电源平面， 然后经橙色路径进入 IC1，然后从 S1 端出来，没第二层的导线经 R1 端进入 IC2，然后进入 GND 层，经红色路径回到电源负极。 但在高频时，PCB 所呈现的分布特性会对信号产生很大影响。我们常说的地回流就是 高频信号中经常要遇到的一个问题。当 S1 到 R1 的信号线中有增大的电流时，外部的磁场 变化很快， 会使附近的导体感应出一个反向的电流。 如果第三层的地平面是完整的地平面的 话，那么会在地平面上会有一个蓝色虚线标示的电流；如果 TOP 层有一个完整的电源平面 的话，也会在顶层有一个沿蓝色虚线的回流。此时信号回路有最小的电流回路，向外辐射的 能量最小，耦合外部信号的能力也最小。(高频时的趋肤效应也是向外辐射能量最小，原理 是一样的。) 由于高频信号电平和电流变化都很快，但是变化周期短，需要的能量并不是很大，所以 芯片是和离芯片最近的退耦电容取电的。当 C1 足够大，而且反应又足够快(有很低的 ESR 值，通常用瓷片电容。瓷片电容的 ESR 远低于钽电容。)，位于顶层的橙色路径和位于 GND 层的红色路径可以看成是不存在的(存在一个和整板供电对应的电流，但不是与图示信号对 应的电流)。 因此，按图中构造的环境，电流的整个通路是：由 C1 的正极-IC1 的 VCC-S1-L2 信 号线-R1-IC2 的 GND-过孔-GND 层的黄色路径-过孔-电容负极。可以看到，电流的 垂直方向有一个棕色的等效电流，中间会感应出磁场，同时，这个环面也能很容易的耦合到 外来的干扰。如果和图中信号为一条时钟信号，并行有一组 8bit 的数据线，由同一芯片的 同一电源供电，电流回流途径是相同的。如果数据线电平同时同向翻转的话，会使时钟上感 应一个很大的反向电流， 如果时钟线没有良好的匹配的话， 这个串扰足以对时钟信号产生致 命影响。 这种串扰的强度不是和干扰源的高低电平的绝对值成正比， 而是和干扰源的电流变 化速率成正比， 对于一个纯阻性的负载来说， 串扰电流正比于 dI/dt=dV/(T10%-90%*R)。 式中的 dI/dt (电流变化速率)、 dV(干扰源的摆幅)和 R(干扰源负载)都是指干扰源的参数(如果 是容性负载的话，dI/dt 是与 T10%-90%的平方成反比的。)。从式中可以看出，低速的 信号未必比高速信号的串扰小。也就是我们说的：1kHZ 的信号未必是低速信号，要综合考 虑沿的情况。对于沿很陡的信号，是包含很多谐波成分的，在各倍频点都有很大的振幅。因 此，在选器件的时候也要注意一下，不要一味选开关速度快的芯片，不仅成本高，还会增加 串扰以及 EMC 问题。 任何相邻的电源层或其它的平面，只要在信号两端有合适的电容提供一个到 GND 的低 电抗通路，那么这个平面就可以作为这个信号的回流平面。在平常的应用中，收发对应的芯 片 IO 电源往往是一致的，而且各自的电源与地之间一般都有 0.01-0.1uF 的退耦电容，而这 些电容也恰恰在信号的两端， 所以该电源平面的回流效果是仅次于地平面的。 而借用其他的 电源平面做回流的话，往往不会在信号两端有到地的低电抗通路。这样，在相邻平面感应出 的电流就会寻找最近的电容回到地。如果这个“最近的电容”离始端或终端很远的话，这个 回流也要经过“长途跋涉”才能形成一个完整的回流通路，而这个通路也是相邻信号的回流 通路，这个相同的回流通路和共地干扰的效果是一样的，等效为信号之间的串扰。 对于一些无法避免的跨电源分割的情况， 可以在跨分割的地方跨接电容或 RC 串联构成 的高通滤波器(如 10 欧电阻串 680p 电容，具体的值要依自己的信号类型而定，即要提供高 频回流通路，又要隔离相互平面间的低频串扰)。这样可能会涉及到在电源平面之间加电容 的问题，似乎有点滑稽，但肯定是有效的。如果一些规范上不允许的话，可以在分割处两平 面分别引电容到地。 对于借用其它平面做回流的情况， 最好能在信号两端适当增加几个小电容到地， 提供一 个回流通路。 但这种做法往往难以实现。 因为终端附近的表层空间大多都给匹配电阻和芯片 的退耦电容占据了。 时间原因就先写这些如果有遗漏或错误的地方请大家提醒。共同学习提高_。 = PCB 工艺的一些小原则 印刷导线宽度选择依据: 印刷导线的最小宽度与流过导线的电流大小有关: 1: 线宽太小,刚印刷导线电阻大,线上的电压降也就大,影响电路的性能, 线宽太宽,则布线密度不高,板面积增加,除了增加成本外,也不利于小型化. 如果电流负荷以 20A/平方毫米计算,当覆铜箔厚度为 0.5MM 时,(一般为这么多,)则 1MM(约 40MIL)线宽的电流负荷为 1A, 因此,线宽取 1-2.54MM(40-100MIL)能满足一般的应用要求,大功率设备板上的地线和电 源,根据功率大小,可适当增加线宽,而在小功率的数字电路上,为了提高布线密度,最小线宽取 0.254-1.27MM(10-15MIL)就能满足. 同一电路板中,电源线.地线比信号线粗. 2: 线间距:当为 1.5MM(约为 60MIL)时,线间绝缘电阻大于 20M 欧,线间最大耐压可达 300V, 当线间距为 1MM(40MIL)时,线间最大耐压为 200V,因此,在中低压(线间电压不大于 200V)的 电路板上,线间距取 1.0-1.5MM (40-60MIL)在低压电路,如数字电路系统中,不必考虑击穿电 压,只要生产工艺允许,可以很小. 3: 焊盘: 对于 1/8W 的电阻来说,焊盘引线直径为 28MIL 就足够了, 而对于1/2W的来说,直径为32MIL,引线孔偏大,焊盘铜环宽度相对减小,导致焊盘 的附着力下降.容易脱落, 引线孔太小,元件播装困难. 4: 画电路边框: 边框线与元件引脚焊盘最短距离不能小于 2MM,(一般取 5MM 较合理)否则下料困 难. 5:元件布局原则: A 一般原则:在 PCB 设计中,如果电路系统同时存在数字电路和模拟电路.以及大电流电 路,则必须分开布局,使各系统之间藕合达到最小在同一类型电路中,按信号流向及功能,分块, 分区放置元件. B: 输入信号处理单元,输出信号驱动元件应靠近电路板边,使输入输出信号线尽可能短, 以减小输入输出的干扰. C: 元件放置方向: 元件只能沿水平和垂直两个方向排列.否则不得于插件. D:元件间距.对于中等密度板,小元件,如小功率电阻,电容,二极管,等分立元件彼此的间距 与插件,焊接工艺有关, 波峰焊接时,元件间距可以取 50-100MIL(1.27-2.54MM)手工可以大 些,如取 100MIL,集成电路芯片,元件间距一般为 100-150MIL E: 当元件间电位差较大时,元件间距应足够大,防止出现放电现象. F: 在而已进 IC 去藕电容要靠近芯片的电源秋地线引脚.不然滤波效果会变差.在数字电 路中,为保证数字电路系统可靠工作, 在每一数字集成电路芯片的电源和地之间均放置 IC 去 藕电容.去藕电容一般采用瓷片电容,容量为 0.010.1UF 去藕电容容量的选择一般按系统工 作频率 F 的倒数选择.此外,在电路电源的入口处的电源线和地线之间也需加接一个 10UF 的 电容, 以及一个 0.01UF 的瓷片电容. G: 时针电路元件尽量靠近单片机芯片的时钟信号引脚,以减小时钟电路的连线长度.且下 面最好不要走线. = 网友总结 元件布局基本规则 1. 按电路模块进行布局，实现同一功能的相关电路称为一个模块，电路模块中的元件应采 用就近集中原则，同时数字电路和模拟电路分开 2.定位孔、标准孔等非安装孔周围 1.27mm 内不得贴装元、器件，螺钉等安装孔周围 3.5mm （对于 M2.5） 、4mm（对于 M3）内不得贴装元器件。 3. 卧装电阻、电感（插件） 、电解电容等元件的下方避免布过孔，以免波峰焊后过孔与元件 壳体短路。 4. 元器件的外侧距板边的距离为 5mm。 5. 贴装元件焊盘的外侧与相邻插装元件的外侧距离大于 2mm。 6. 金属壳体元器件和金属件（屏蔽盒等）不能与其它元器件相碰，不能紧贴印制线、焊盘， 其间距应大于 2mm。定位孔、紧固件安装孔、椭圆孔及板中其它方孔外侧距板边的尺寸大 于 3mm。 7. 发热元件不能紧邻导线和热敏元件；高热器件要均衡分布 8. 电源插座要尽量布置在印制板的四周， 电源插座与其相连的汇流条接线端应布置在同侧。 特别应注意不要把电源插座及其它焊接连接器布置在连接器之间， 以利于这些插座、 连接器 的焊接及电源线缆设计和扎线。 电源插座及焊接连接器的布置间距应考虑方便电源插头的插 拔。 9. 其它元器件的布置 所有 IC 元件单边对齐，有极性元件极性标示明确，同一印制板上极性标示不得多于两个方 向 出现两个方向时，两个方向互相垂直。 10、 板面布线应疏密得当， 当疏密差别太大时应以网状铜箔填充， 网格大于 8mil(或 0.2mm)。 11、 贴片焊盘上不能有通孔， 以免焊膏流失造成元件虚焊。 重要信号线不准从插座脚间穿过。 12、贴片单边对齐，字符方向一致，封装方向一致。 13、有极性的器件在以同一板上的极性标示方向尽量保持一致 元件布线规则 1、 画定布线区域距 PCB 板边1mm 的区域内，以及安装孔周围 1mm 内，禁止布线 2、 电源线尽可能的宽，不应低于 18mil；信号线宽不应低于 12mil；cpu 入出线不应低 于 10mil（或 8mil） ；线间距不低于 10mil 3、 正常过孔不低于 30mil 4、 双列直插：焊盘 60mil，孔径 40mil 1/4W 电阻： 51*55mil（0805 表贴） ；直插时焊盘 62mil，孔径 42mil 无极电容： 51*55mil（0805 表贴） ；直插时焊盘 50mil，孔径 28mil 5、 注意电源线与地线应尽可能呈放射状，以及信号线不能出现回环走线 = 电子工程专辑网站论坛 PCB 设计技术问答精粹 电子工程专辑网站论坛以其专业性及严谨性吸引了大批具有多年设计经验的工程师参与。 在 此，我们挑选出一些来自论坛的精彩问答，以使更多的工程师受惠。更多精彩内容，请见 。 关于混合电路 PCB 材质选择及布线注意事项 问：在当今无线通信设备中，射频部分往往采用小型化的室外单元结构，而室外单元的射频 部分、中频部分，以及对室外单元进行监控的低频电路部分往往部署在同一 PCB 上。请问， 对这样的 PCB 布线在材质上有何要求？如何防止射频、中频以及低频电路互相之间的干 扰？ 答：混合电路设计是一个很大的问题，很难有一个完美的解决方案。一般射频电路在系统中 都作为一个独立的单板进行布局布线， 甚至会有专门的屏蔽腔体。 而且射频电路一般为单面 或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系 统的一致性。相对于一般的 FR4 材质，射频电路板倾向与采用高 Q 值的基材，这种材料的 介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。 在混合电路设计中，虽然射频，数字电路做在同一块 PCB 上，但一般都分成射频电路区和 数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。 关于输入、输出端接的方式与规则 问：现代高速 PCB 设计中，为了保证信号的完整性，常常需要对器件的输入或输出端进行 端接。请问端接的方式有哪些？采用端接的方式是由什么因素决定的？有什么规则？ 答：端接（terminal),也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配 一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴 维南匹配，AC 匹配，肖特基二极管匹配。匹配采用方式一般由 BUFFER 特性，拓普情况， 电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。数字电路最关键的是时序 问题， 加匹配的目的是改善信号质量， 在判决时刻得到可以确定的信号。 对于电平有效信号， 在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提 下，信号变化延速度满足要求。 在处理布线密度时应注意哪些问题？ 问：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高 PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低， 请问在高速（100MHz)高密度 PCB 设计中有哪些技巧? 答：在设计高速高密度 PCB 时，串扰(crosstalk interference)确实是要特别注意的，因为它对 时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方： 1.控 制走线特性阻抗的连续与匹配。 2.走线间距的大小。一般常看到的间距为两倍线宽。可以 透过仿真来知道走线间距对时序及信号完整性的影响， 找出可容忍的最小间距。 不同芯片信 号的结果可能不同。 3.选择适当的端接方式。 4.避免上下相邻两层的走线方向相同，甚至 有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔 (blind/buried via)来增加走线面积。但是 PCB 板的制作成本会增加。在实际执行时确实很难 达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以 缓和对时序与信号完整性的影响。 关于 PCB 设计中的阻抗匹配问题 问：在高速 PCB 设计时为了防止反射就要考虑阻抗匹配，但由于 PCB 的加工工艺限制了阻 抗的连续性而仿真又仿不到， 在原理图的设计时怎样来考虑这个问题？另外关于 IBIS 模型， 不知在那里能提供比较准确的 IBIS 模型库。我们从网上下载的库大多数都不太准确，很影 响仿真的参考性。 答：在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的 关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或 地层)的距离，走线宽度，PCB 材质等均会影响走线的特性阻抗值。也就是说要在布线后才 能确定阻抗值。 一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻 抗不连续的布线情况，这时候在原理图上只能预留一些 terminators(端接)，如串联电阻等， 来缓和走线阻抗不连续的效应。 真正根本解决问题的方法还是布线时尽量注意避免阻抗不连 续的发生。 IBIS 模型的准确性直接影响到仿真的结果。基本上 IBIS 可看成是实际芯片 I/O buffer 等效电路的电气特性资料，一般可由 SPICE 模型转换而得 (亦可采用测量， 但限制 较多)，而 SPICE 的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供， 其 SPICE 的资料是不同的，进而转换后的 IBIS 模型内之资料也会随之而异。也就是说，如 果用了 A 厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比 他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的 IBIS 不准确， 只能不断 要求该厂商改进才是根本解决之道。 关于高速 PCB 设计中的 EMC、EMI 问题 问：在高速 PCB 设计时我们使用的软件都只不过是对设置好的 EMC、EMI 规则进行检查， 而设计者应该从那些方面去考虑 EMC、EMI 的规则？怎样设置规则？ 答：一般