VHDL试题集-徐嵩-吉林大学.doc

一、 填空题 1. 在VHDL中最常用的IEEE标准库是 std_logic_1164 数据包。 VHDL是一种 硬件描述语言。3. 可编程控制器所使用的软件主要是Alter公司的 Quartus _软件进行开发设计和仿真。4. 可编程控制器是针对PLD的可编程使用HDL语言，其中PLD的意思是_ 可编程逻辑器件 _,HDL的意思是_硬件描述语言_。 VHDL中，下降沿的描述语言是_clkevent and clk=0（下降沿）clkevent and clk=1（上升沿）_。6. 实体的关键字是_Entity_,变量的关键字是_Port_。 PLA是同时对_与_和“或”阵列，而PAL只对_与_进行变成。8. 两位逻辑变量的取值有四个，分别是_“00” “01” “10” “11”_（要求用程序中的书写格式表示）。9. 在可VHDL语言中，Z表示_高阻抗_状态，-表示_忽略_。10. 调用标准程序包的调用语句是_use ieee.std_logic_1164.all_。 process语句中必须加上 敏感信号_列表，以_End process；_结束。12. 信号的赋值用_=_,变量的赋值用_:=_。 VHDL程序的基本结构由库 、程序包、_实体_、_结构体_和配置等部分组成。14. 可编程控制器是针对PLD的可编程使用HDL语言，其中PLD的意思是_可编程逻辑器件_,HDL的意思是_硬件描述语言_。15. 可编程逻辑器件在编程是必须调用ieee库，ieee是_Institute of Electrical and Electronics Engineers (IEEE)电气和电子工程师协会 _的简称。16. 可编程逻辑器件的程序主要包括调用程序包、_实体_、_结构体_和配置四个部分。17. 结构体的关键字是_architecture_信号的关键字是_signal_。 PROM只对_或_阵列编程，PAL只对_与_阵列编程。19. 调用标准程序包的调用语句是_use ieee._std_logic_1164.all;_。20. 布尔变量的两个结果是_ture_和_false_。21. 在VHDL中，除了 0和1外，还用_L_和_H_表示同样的状态。22. 上升沿的VHDL描述语言是_clkevent and clk=1_，下降沿描述语言为_clkevent and clk=0_。23. 条件判断语句必须放在_过程_中，而不能独立使用。 process是一个_过程，他还暗含一个wait语句。25. 变量有_和_之分。 二、 选择 1. VHDL常用的库是（ A ）标准库。 A、IEEE； B、STD； C、WORK； D、PACKAGE 2.在VHDL的端口声明语句中，用（ A ）声明端口为输入方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 3. 在VHDL的端口声明语句中，用（C ）声明端口为双向方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 4. 在VHDL中，为目标变量赋值的符号是（C ）。 A、=： ； B、= ； C、:= ； D、= 5. 下列（ 不 ）可作为信号的数据类型是。 A、bit B、std_logic C、integer D、max 6 下列可用作项目名称的是（ C ）。 A. and1 B.when C. entity D.banjiaqi 7. 下列语句正确的是（ D ）。 A. signal a;b;c: std_logic; B. Variable ab : integer; C. Port( a : in bit; b: out bit;) D. Use ieee.std_logic_1164.all; 8. 下列语句不正确的是（ A ）。 A. if a=0 then y=b; end if; B. Q=D when CPevent and CP=1; C. Q=d ; Y= a and b; D. Library ieee; 9 下列哪些关键字在相应的程序段不可缺少。（A ） A Entity B. port C. and D. process 三 写出实现下列操作的VHDL程序语句（只写出该操作的语句，每小题4分，共20分）。 当时钟cp的上升沿到来时将信号D赋给输出Q；1cp“event and cp=1 函数 把低电平赋给信号Data；Data=L 把数字0赋给变量B。B:=0 四、 判断下列程序段是否有错，如果有，指出错误并写出改正后的程序 1. Architecture DDD of DDD isSignal A, En: std_logic；Process (A , En)；Variable B : std_logic； Begin If En = 1 then B = A； EN=1 End if；End process； Architecture one of one isVariable a ,b , c: std_logic； Begin c= a + b；End one； Library ieee；Use ieee.std_logic_1164.all；Entity mux21 isPort ( a, b : in std_logic； Sel : in std_logic； C : out std_logic；)；End mox21；Architecture one of mux21 is Begin If sel=0 then C:= a； Else C:= b；End if；End；五, 编写程序，实现下列逻辑功能。（要求只写完整程序） 1. 编写实现八选一数据选择器的VHDL程序，项目名称用mux81；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux81 IS PORT (A,B,C,D,E,F,G,H:IN STD_LOGIC; S:in STD_LOGIC_vector(2 downto 0); Y: out STD_LOGIC);end mux81;ARCHITECTURE mux OF mux81 IS begin Y Y Y Y Y Y Y Y YY0,OTHERS=1); when 001=Y0,OTHERS=1); when 010=Y0,OTHERS=1); when 011=Y0,OTHERS=1); when 100=Y0,OTHERS=1); when 101=Y0,OTHERS=1); when 110=Y0,OTHERS=1); when 111=Y0,OTHERS=1); END CASE; END PROCESS; end mux_behave; 3. 编写实现全加器的VHDL程序，项目名称用fulladder,输入用Ain，Bin ,Cin,输出用Sum和Co；全加器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY full_adder IS PORT (Ain,Bin ,Cin :IN STD_LOGIC; Sum,Co: out STD_LOGIC );end full_adder;ARCHITECTURE rtl OF full_adder IS BEGIN Sum=Ain Xor Bin xor Cin ; Co= (Ain and Bin) or ( Ain Xor Bin ) and Cin ; END rtl; 4. 编写实现半加器的VHDL程序。半加器1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL