中南大学EDA2013年考卷(附答案).pdf

1 - - 学 院 专业班级 学 号 姓 名 评卷密封线 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按 0 分处理 评卷密封线 中南大学考试试卷 时间 110 分钟 题 号 一 二 三 四 五 六 七 八 合 计 得 分 评卷人 2012 2013 学年学年二二学期学期 EDA 技术与应用技术与应用课程试题课程试题 32 学学 时，时，开开卷，总分卷，总分 100 分，占总评成绩分，占总评成绩 70 % 一、填空题(本题 20 分，每个空格 1 分) 1. 可编程逻辑器件的种类繁多，从结构上可分为两大类：一 类属 结构器件，其基本结构为“与-或”阵 列，大部分 PLD 和 CPLD 都属于此类范畴；另一类是 结构的 器件， 由简单的查找表组成可编程门， 再构成阵列形式， FPGA 属于此类器件。 2. 请写出以下与可编程逻辑器件相关的专业术语缩写的英文全称： CPLD： FPGA： 3. Verilog 中最常用的变量（Variable）是寄存器型变量和网线型变量，分别用 关键词 及 来定义。 4. 在 Verilog 中十进制数 10 按二进制数表述可写为： ； 按十六进制数表述可写为： 。 5. 使用 Quartus 的 EDA 设计流程一般包括设计输入、 、 适配、仿真测试和 等步骤。 6. 过程结构中的赋值语句有阻塞式赋值和非阻塞式赋值两种。为了避免错误使 用赋值方式导致设计问题，一般要求：当描述对象为时序电路时使 用 ， 当 设 计 对 象 为 组 合 电 路 时 使 用 。 7. 有限状态机从状态机的信号输出方式上分， 有 型 和 型两种状态机。 8. 最 一 般 和 最 常 用 的 有 限 状 态 机 结 构 中 通 常 都 包 含 了 说 明 部 分、 、 、辅助过程等几个部分。 9. EDA 优化技术中，比较典型的资源优化方法有： 、逻辑优化、 串行化等；速度优化方法有： 、寄存器配平、关键路径法、 乒乓操作法、加法树法等。 10. Verilog 语言中内置了一些可用于仿真验证的系统任务和系统函数，其中可 用于显示的有： 、$monitor 等；可用于停止仿真的控制任 务有： 、$stop。 得 分 评卷人 2 二、选择题(单选单选，每题，每题 2 2 分，合计分，合计 2 20 0 分分) 1. 以下 PLD 阵列图中，PLA 结构的为: ( ) A B C D 2. 以下 always 语句中，正确的可综合的语句是? ( ) A. always（CLK or A or B） B. always(posedge CLK or A) C. always(posedge CLK or negedge RST) C. always(CLK or negedge RST) 3. 以下赋值语句中，正确的为： ( ) A. assign C = A B. assign C = (A)? B; C. wire C = BD; D. assign C = (A)? B : D; 4. 以下 Verilog 描述不会生成时序电路的为？ ( ) A. always(A or B) B. always(sel or A or B or C) case(sel) case(sel) 1b0: OUT = A; 2b00: OUT = A; 1b1: OUT = B; 2b01: OUT = B; default: OUT = A; default: OUT = C; endcase endcase C. always（sel or A or B） D. always(posedge CLK) if (sel = 2b00) OUT = A; OUT =4 即可） 5. 综合，编程下载 6. 非阻塞式赋值，阻塞式赋值 7. Moore，Mealy 8. 主控时序过程，主控组合过程 9. 资源共享，流水线设计 10. $display 或$strobe, $finish 二，选择题 1. B 2. C 3. C 4. B 5. D 6. C 7. D 8. A 9. D 10. D 三， (1) module A(CLK, CL, OUT); input CLK, CL; output OUT; reg Q; assign OUT = !Q; always(posedge CLK) Q = !(CL|Q); endmodule (2) module B(A,B,C,D,result); input A,B,C,D; output result; wire and2, or2, xor2; assign and2 = A assign or2 = C | D; assign xor2 = and2 or2; assign result = (or2) ? D : xor2; 四， module CNT32(CLK, RST, EN, UP, CNT); input CLK, RST, EN, UP; 6 output 31:0 CNT; reg 31:0 CNT; always(posedge CLK or negedge RST) begin if (!RST) CNT = 32h00000000; else if (EN) if (UP) CNT = CNT + 1b1; else CNT = CNT 1b1; end endmodule 五， module FSM(clk, rst_n, A, B, C, OUT); input clk, rst_n; input 1:0 A, B, C; output 1:0 OUT; reg 1:0 cs, ns; always(posedge clk or negedge rst_n) begin if (!rst_n) cs = 2b00; else cs = ns; end always(cs or A or B or C) begin case (cs) 2b00: begin OUT = 2b00; ns = 2b01; end 2b01: begin OUT = 2b01; if (A=0) ns = 2b10; else ns = 2b01; end 2b10: begin OUT= 2b10; if (A!=0) ns = 2b11; else if (B!=0) ns = 2b01; else ns = 2b10; end 2b11: begin OUT = 2b11; 7 If (C = 0) ns = 2b00; else ns = 2b11; end default: begin OUT = 2b00; ns = 2b00; end endcase endmodule 六， module mux41(A,B,C,D,SEL,OUT); input A, B,C,D; input 3:0 SEL; output OUT; reg OUT; always(A or B or C or D or SEL) begin case (SEL) 4b0001: OUT = A; 4b0010: OUT = B; 4b0100: OUT = C; 4b1000: OUT = D; default : OUT = A; endcase end endmodule 优点：简化了状态译码逻辑，提高了状态转换速度，降低动态切换的电流消耗。 缺点：需要较多的触发器资源； 七， module ERZP(CLK, KIN, KOUT); input CLK, KIN; output KOUT; reg KOUT; reg 3:0 KL, KH; always(posedge CLK) begin if (!KIN) KL = KL + 1b1; else KL = 4b0000; end 8 always(posedge CLK) begin if (KIN) KH = KH + 1b1; else KH 4b01100) KOUT 4b0111) KOUT = 1b0; end endmodule 优点：输出信号脉宽比较宽，容易控制； 缺点：需要较多硬件资源； 应用范围：用于消除各种不同情况下的干