帧同步实验报告

1 / 27 帧同步实验报告 实验八 帧同步信号恢复实验 一、实验目的 1. 掌握巴克码识别原理。 2. 掌握同步保护原理。 3. 掌握假同步、漏同步、捕捉态、维持态概念。 二、实验内容 1. 观察帧同步码无错误时帧同步器的维持态。 2. 观察帧同步码有一位错误时帧同步器的维持态和捕捉态。 3. 观察同步器的假同步现象和同步保护作用。 三、基本原理 原理说明 一、帧同步码插入方式及码型 1集中插入 在一帧开始的 n位集中插入 n 比特帧同步码， PDH中的 A 律 PCM基群、二次群、三次、四次群，律 PCM 二次群、三次群、四次群以及 SDH 中各个等级的同步传输模块都采用集中插入式。 2分散插入式 n比特帧同步码分散地插入到 n帧内，每帧插入 1 比持，律 PCM基群及 M系统采用分散插入式。 分散插入式无国际标准，集中插入式有国际标准。 帧同步码出现的周期为帧周期的整数信，即在每 N帧的相同位置插入帧同步码。 3帧同步码码型选择原则 假同步概率小 有 尖锐的自相关特性，以减小漏同步概率 2 / 27 如 A 律 PCM 基群的帧同步码为 001101，设“ 1”对应正电平 1，“ 0”码对应负电平 -1，则此帧同步码的自相关特性如下图所示 R 3 -1 -4 -3 -5 -5 7 -1 0 -1 -5 3 4 -5 3 j -1 二、帧同步码识别 介绍常用的集中插入帧同步码的识别方法。设帧同码为 0011011，当帧同步 码全部进入移位寄存器时它的 7个 输出端全为高电平，相加器 3 个输 u0 L 出端全为高电平，表示 ui=1+2+4=7。 3 / 27 门限 L由 3 个输入电平决定，它们 的权值分别为 1， 2， 4。 移位寄存器 i 比较器的功能为 uo?据此可得以下波形： 0,u?Li? ?1,u?L PCM码流 u0三、识别器性能 设误码率为 Pe， n 帧码位， L=n-m，求漏识别概率P1 和假识别概率 P2 以及同步识别时间 ts。 1漏识别概率 ? 正确识别概率为 ?CnPen?，故 ?0 m P1?1? ? e e ?0 m 4 / 27 n? ， m=0 时 P1?nPe 门限 L越低， Pe越小，则漏识别概率越小。 2假识别概率 n位信码产生一个假识别信号的概率为 P2?2 ?n C? ?0 m n m?0时 P2?2?n 门限越高，帧码位数越多，则假识别概率越小。 3同步识别时间 ts P1=P2=0 时， ts=NTs， N为一个同步帧中码元位数，Ts 为码元宽度 一个同步帧中产生一个假识别信号概率为P2?NP2，故当 P1 0、 P2 0时 ts?NTs 分散插入帧同步码的同步识别时间为 ts?N2Ts 可见集中插入式同步识别时间远小于分散插入式的同步识别时间。 四、同步 保护 无同步保护时，同步系统的漏同步概率 PL等于识别器漏识别概率 P1，假同步概率 Pj 等于识别器的假识别概率5 / 27 平 P2。由上述分析可见。当信道误码率一定时，增大帧码长度、降低门限可减少漏同步概率，同时使假同步概率也足够低，但帧码太长，将降低有效信息的传输速度，是不允许的。这一矛盾可用同步保护电路解决。 1后方保护 当帧同步系统处于捕捉态时，连续 ?个同步帧时间内识别器有输出时，同步系统进入同步状态，输出帧同步信号。 此措施可减小假同步概率。 也可以在采取此措施的同 时提高门限电平以进一步减小假同步概率。 2前方保护 当帧同步系统处于同步态时，连续个同步帧时间内识别器检测不到帧同步码，则系统回到捕捉态。 此措施可以减小漏同步概率。也可以在采取此措施的同时降低限电平，以进一步减小漏同步概率。 3同步性能 设门限等于帧码码元数 n，同步帧长为 N比持，同步周期为 TF秒，则 ? PL? Pj?N?2?n? NnPe ?TF 22 6 / 27 同步建立时间 tp?1? 电路原理 在时分复用通信系统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，可以集中插入、也可以分散插入。本实验系统中帧同步码为 7位巴克码，集中插入到每帧的第 2 至第 8个码元位置上。 帧同步模块的原理框图及电原理图分别如图 8-1、图8-2 所示。 本模块有以下测试点及输入输出点： ? NRZ-IN 数字基带信号输入点 ? BS-IN 位同步信号输入点 ? GAL 巴克码识别器输出信号测试点 ? 24 24 分频器输出信号测试点 ? TH 判决门限电平测试点 ? FS-OUT 帧同步信号输出点 /测试点 图 8-1 中各单元与图 8-2 中元器件的对应关系如下： ? 24分频器计数器； ? 移位寄存器四位移位寄存器 ? 相加器 可编程逻辑器件 ? 判决器 可编程逻辑器件 ? 单稳 ? 与门 1? 与门 2? 与门 3? 与门 4? 或门 ? 3 分频器 ? 触发器 单稳态触发器 与门 与门 与门 与门 或门 计数器 JK触发器 图 8-1 帧同步模块原理框图 从总体上看，本模块可分为巴 克码识别器及同步保护两部分。巴克码识别器包括移位寄存器、相加器和判决器，7 / 27 图 8-1中的其余部分完成同步保护功能。 移位寄存器由两片 74175 组成，移位时钟信号是位同步信号。当 7 位巴克码 全部进入移位寄存器时， UFS4 的Q1、 Q2、 Q3、 Q4及 UFS5的 Q2、 Q3、 Q4都为 1，它们输入到相加器 UFS6 的数据输入端 D0D6， UFS6 的输出端 Y0、 Y1、Y2都为 1，表示输入端为 7个 1。若 Y2Y1Y0=100 时，表示输入端有 4 个 1，依此类推， Y2Y1Y0 的不同状态表示了 UFS6输入端为 1的个数。判决器 UFS6有 6 个输入端。 IN2、 IN1、IN0分别与 UFS6的 Y2、 Y1、 Y0相连， L2、 L1、 L0与判决门限控制电压相连， L2、 L1 已设置为 1，而 L0 由同步保护部分控制，可能为 1 也可能为 0。在帧同步模块电路中有发光二极管指示灯 P3与判决门限控制电压相对应，即与 L0对应，灯亮对应 1，灯熄对应 0。判决电平测试点 TH就是 L0信号，它与指示灯 P3 状态相对应。当 L2L1L0=111 时门限为 7，灯亮， TH为高电平；当 L2L1L0=110 时门限为 6， P3熄， TH为低电平。当 U52 输入端为 1 的个数 大于或等于判决门限于L2L1L0，识别器就会输出一个脉冲信号。 当基带信号里的帧同步码无错误时，把位同步信号和数字基带信号输入给移位寄存器，识别器就会有帧同步识别信号 GAL 输出，各种信号波形及时序关系如图 8-3 所示， GAL信号的上升沿与最后一位帧同步码的结束时刻对齐。图中还给出了 24信号及帧同步器最终输出的帧同步信号 FS-OUT，8 / 27 FS-OUT 的上升沿稍迟后于 GAL的上升沿。 S-INGAL 24FS-OUT 图 8-3 帧同步器信号波形 24信号是将位同步信号进行 24分频得到的， 其周期与帧同步信号的周期相同，但其相位不一定符合要求。当识别器输出一个 GAL脉冲信号时，在 GAL信号和同步保护器的作用下， 24 电路置零，从而使输出的 24 信号下降沿与 GAL信号的上升沿对齐。 24信号再送给后级的单稳电路，单稳设置为下降沿触发，其输出信号的上升沿比 24信号的下降沿稍有延迟。 同步器最终输出的帧同步信号 FS-OUT是由同步保护器中的与门 3对单稳输出的信号及状态触发器的 Q 端输出信号进行“与”运算得到的。 电路中同步保护器的作用是减小假同步和漏同步。 当无基带信号输入时，识别器 没有输出，与门 1 关闭、与门 2打开，单稳输出信号通过与门 2 3电路， 3电路的输出信号使状态触发器置“ 0”，从而关闭与门 3，同步器无输出信号，此时 Q 的高电平把判决器的门限置为 7、且关闭或门、打开与门 1，同步器处于捕捉态。只要识别器输出一个 GAL信号，与门 4 就可以输出一个置零脉冲使 24分频器置零， 24分频器输出与 GAL 信号同频同相的的周期信号。识别器输出的 GAL脉冲信号通过与门 1后使状态触发器置“ 1”，从而打开与门 3，输出帧同步信号 FS-OUT，同时使9 / 27 判决器门限降为 6、打开或门、同步器进入维持状态。在维持状 态下，因为判决门限较低，故识别器的漏识别概率减小，假识别概率增加。但假识别信号与单稳输出信号不同步，故与门 1、与门 4 不输出假识别信号，从而使假识别信号不影响 24电路的工作状态，与门 3输出的仍是正确的帧同步信号。实验中可根据判决门限指示灯 P3 判断同步器处于何种状态， P3亮为捕捉态， P3熄为同步态。 在维持状态下，识别器也可能出现漏识别。但由于漏识别概率比较小，连续 目录 1. 前言 . 2 2. 实验目的 . 2 3. 实验任务 . 2 4. 帧 同 步 系 统 实 现 原理 . 2 10 / 27 帧结构 . 2 帧同步的原理 . 4 5. 帧 同 步 电 路 模 块 设计 . 5 模块外部管脚 . 5 设计思路 . 5 6. 帧 同 步 检 测 模 块 设计 . 6 11 / 27 7. 仿 真 、 测 试 、 综 合 与 分析 . 8 8. 实 验 总 结 与 心得 . 11 9. Verilog 代码 . 13 主模块代码 . 13 测试模块代码 . 15 1 前言 两个工作站之间以报文分组为单位传输信息时，必须将线路上的数据流划分成报文分组规程的帧，以帧的格式进行传送。帧的帧标识位用来标识帧的开始和结束。通信开通时，当检测到帧标识，即认为是帧的开始，然后在数据传12 / 27 输过程中一旦检测到帧标识 F即表示帧结束。之所以要把比特组合成以帧为单位传送，是为了在出错时，可只将有错的帧重发，而不必将全部数据重新发送，从而提高了效率。 帧同步指的是接收方应当能从接收到的二进制比特流中区分出帧的起始与终止。 本文中在 linux 操作系统下，用具有强大的行为描述能力和丰富的仿真语句的 verilog HDL 语言来描述 PCM 帧同步检测及告警系统，并用大型 EDA软件 cadence 对其进行仿真、综合和逻辑验证。 2 实验目的 1. 掌握利用 Verilog进行专用集成电路设计的流程和方法。 2. 学习用 cadence软件进行 EDA 设计综合的方法。 3. 提高用书本知识解决实际问题的能力。 3 实验任务 1. 画出电路实现帧同步、失步的检测流程。 2. 用 verilog HDL 进 行 frame 电路的描述。 3. 写出正确的测试文件 ,测试文件必须包括从“帧同步”到“帧同步”再到 “帧同步”的状态转变过程。 4. 在 linux 环境下使用 Verilog XL 模拟器进行verilog语言文件进行仿 13 / 27 真测试，测试无误后进行电路综合。 4 帧同步系统实现原理 帧结构 编码数字信号是一个无头无尾的数码流，尽管其中含有大量的信息，但若不能分辨一个样值所对应的码子，将无法进行正确的译码。在时分多路通信中，若不能判定各话路的序号，将无法进行准确的通信。所谓帧结构，就是一种按时隙分配的重复性图案。在 PCM 基群设备中是以帧结构为准则，将各种信息规律性地相互交叉汇总后形成高速码流。 对于数码率为 2048 kb/s 的设备而言，由于取样频率为 8 kHz，每个样值编 8 位码，则应能传输 32 路 64 kb/s 信息码。为了保证收、发双方步调一致地工作，有必要在信息码流中插入一些完成同步功能的同步码、对告码以及每个 话路的随路信令等非语声信息，其传输速率 之和为 128kb s ，即占用了两个话路。因此， PCM 基群的话路数只有 30 个，故称为 PCM30 32 路系统。为了扩大通信容量， 高次群复接设备均以这种系统为基本复接单元。因此，将 PCM 30/32 路系统称为基群。 基群的帧结构如下图。 在 PCM 30 32 路制式中，取样周期为 125us，每个样值编 8 位码，称一个码字。为了保全码字，避免译码差错，14 / 27 在基群中是按码字复接的，那么，只要在 125us 的时间内将32 路信号在时间上排开就组成了一帧。每传一个码字的时间称 为一个时隙，以 TSi表示，并规定 TS0 时隙为同步时隙，作为一帧的开始，在这个时隙中传送帧同步码和对告码。 图表 1 帧结构示意图 在 TSo 时隙中，同步码和对告码交替传送，常将传送同步码的那一帧称为偶帧，传送对告码的一帧称为奇帧。TSo 时隙的第一位码留给国际通信使用，也可用于 CRC 校验等，不用时发“ 1”。 TSl6 时隙为信令时隙，主要传送 30 个话路的信令码。每个话路的信令有四位，分别记为 a、 b、 c、 d，其中b、 c、 d 不用时固定发“ 101”。由于一帧内的 TS16 时隙中只能传送两个话路的信令码，将 30 个话路的信令码各传输一次需要 15 帧的时 间，各帧的 TS16 时隙中前 4 位码传送第 1 15 路的信令码，后 4 位码传送第 16 30 路的信令码。为了正确分离信令码 ,并传送复帧对告信号 ,需要插入复帧同步码及复帧对告码，故将 16 帧组成一个复帧，一个复帧内的各帧记为 Fi。在 F0 帧的 TSl6 时隙 内传送复帧同步码和复帧对告码，并以 F0 帧作为一个复帧的开始。其他 15 帧的 TSl6 时隙内传送 30 个话路的信令码，其中 F1 帧 TSl6 时隙传送第 1 路、第 16 路的信15 / 27 令码， F2 帧 TSl6 时隙传送第 2 路，第 17 路的信令码，依次类推。 帧结构中的基本参数： 数码率： 32 8kHz 8b 2048kb s 一帧的比特数： 32 8b 256b 帧周期： 1 8000Hz 125us 每时隙的时间： 125us 32 每位码的时间： 8 488ns 复帧周期： 125us l6 2ms 帧同步的原理 帧同步系统是保证收、发双 方同步工作的重要单元。从基群的帧结构中可知，同步时隙 TS0是奇、偶帧两种形式的图案交替，即偶帧 TS0 时隙的 D2D8 为帧同步码“ 0011011”，奇帧 TS0 时隙的 D2 固定为“ 1”。为了提供防止伪帧定位的附加保护措施和提高比特五码检测能力， TS0时隙中的第一位码作为循环冗余校验 CRC 码。 在帧失步的情况下，帧定位恢复的判定依据为： 第一次检测到正确的偶帧定位信号； 核实下一奇帧 TS0时隙中第二比特为“ 1”； 再下一帧第二次出现正确的帧定位信号。 以上三条必须都满足，缺一不可。 在帧同步的情况下，帧定位失步的判定依据为： 16 / 27 第一次检测不到正确的偶帧定位信号； 核实下一奇帧 TS0时隙中第二比特不为“ 1”； 再下一帧第二次不出现正确的帧定位信号。 以上三条必须都满足时，系统立即进入失步状态。 信号在传输过程中不可避免地存在误码，因此，要求帧同步系统具有一定的稳定性，才能抵御误码对同步的影响。具体地说，如果同步码由于误码产生差错，不应该使系统脱离同步态，这就要求同步电 路具有前方保护的功能，即应该满足帧失步的判据。当确认系统已经失步时，应立即捕捉同步码。 当系统工作在同步态时，由于帧同步码插在偶帧的ST0 时隙，因此，每两帧进行一次同步检出。当系统失步后，为了尽快从信码中捕捉到帧同步码组，电路由按帧检测转为按位检测。由于信码中可能出现与帧同步码型完全相同的码字，因此，当电路捕捉到同步码型时，并不一定是帧同步码，必须进行校核，以防止伪帧同步。校核的方法是：一旦捕捉到同步码字，电路立即由按位检测改为按帧检测。由于 TS0 时隙中，偶帧总是帧同步码，奇帧的第二比特一定 为“ 1”，其出现是有规律的，而信码中混入与同步码相同的码字时，其出现将是无规律的。校核电路正是利用这一特点来检查被捕捉的同步码型的真假。具体地说，当电路捕捉到同步码型之后，还需检查下一帧 TS0 时隙第二位码是否为“ 1”，若不17 / 27 是“ 1”，则上次捕捉到的是假同步码，电路重新按位捕捉，直到捕捉到另一个同步码型后再转入按帧检测，如果奇帧TS0 时隙的第二位码是“ 1”，也不能保证上次捕捉到的一定是同步码，还要进一步检测再下一帧的内容。如果第一次捕捉到的是假同步码，两帧后又出现一次假同步码的可能性很小，若捕捉 到的是真同步码，那么，两帧后同步码还会出现。因此，只有在第三帧又捕捉到了同步码，系统才由捕捉态重新进入同步态。这种多次进行校核以确认同步的过程称为后方保护。 CCITT 建议基群的前、后方保护次数均为 3 次。 5 帧同步电路模块设计 模块外部管脚 图表 2 帧同步模块示意图 各管脚的功能说明如下： pcm：输入的大量编码数字信号。 clk：与编码信号同步的时钟信号。 rst：复位信号，异步上升沿复位， rst 出现上升沿后， 系统恢复到最开始的失步状态。 lfa：当帧失步时， lfa输出 1，当帧同步时， lfa输出 0。 设计思路 帧同步检测电路的设计用状态机来实现，设定各状18 / 27 态标示符及其含义如下。 表格 1 状态标示符 另外我们再定义两个变量 even 和 odd，其中 even 置“ 1”，表示偶帧检测到子帧同步码； odd 置“ 1”，表示奇帧检测到同步标志位。在此基础上，做系统状态转移图如下： 通信原理实验报告 内容：实验一、五、六、七 组员 ：信工 081 马晨星 10083406 信工 081 龚 洁 10083407 信工 081 哈 森 10086082 实验一 数字基带信号与 AMI/HDB3编译码 一、实验目的 1、掌握单极性码、双击行码、归零码、非归零码等基带信号波形特点。 2、掌握 AMI、 HDB3 码的编码规则。 3、掌握从 HDB3码信号中提取位同步信号的方法。 4、掌握集中插入帧同步码同步时分复用信号的帧结构特点。 二、实验内容 及步骤 1、用开关 K1产生代码 X1110010， K2， K3 产生任意信息代码，观察 NRZ码的特点为不归零型且为原码的表示形式。 19 / 27 2、将 K1， K2， K3 置于 011100100000110000100000态 ， 观 察 对 应 的 AMI 码和 HDB3 码为： HDB3 ：0-11-1001-100-101-11001-1000-10 AMI ： 01-1100-1000001-10000100000 3、当 K4 先置左方 AMI 端， CH2 依次接 AMI/HDB3 模拟的 DET， BPF， BS R 和 NRZ，观察它们的信号波形分别为：BPF为方波，占空比为 50%， BS R 为三角波， NRZ 为不归零波形。 DET 是占空比等于的单极性归零信号。 三、实验思考题 1、集中插入帧同步码同步时分复用信号的帧结构有何特点？ 答：集中插入法是将标志码组开始位置的群同步码插入于一个码组的前面。接收端一旦检测到这个特定的群同步码组就马上知道了这组信息码元的“头”。所以这种方法适用于要求快速建立同步的地方，或间断传输信息并且每次传输时间很短的场合。检测到此特定码组时可以利用锁相环保持一 定的时间的同步。为了长时间地保持同步，则需要周期性的将这个特定的码组插入于每组信息码元之前。 2、根据实验观察和纪录回答： 不归零码和归零码的特点是什么？ 与信源代码中的“ 1”码相对应的 AMI 码及 HDB3 码是否一定相同？ 20 / 27 答： 1）不归零码特点：脉冲宽度等于码元宽度 Ts 归零码特点： Ts 2）与信源代码中的“ 1”码对应的 AMI 码及 HDB3 码不一定相同。因信源代码中的“ 1”码对应的 AMI 码“ 1” 、“ -1”相间出现，而 HDB3 码中的“ 1”，“ -1”不但与信源代码中的“ 1”码有关，而且还与信源代码中的“ 0”码有关。举例： 信源代码 1 0 0 0 01 1 0 0 0 01 0 0 0 0 01 AMI 1 0 0 0 0 -1 1 0 0 0 0 -1 0 0 0 0 01 HDB3 1 0 0 01 -1 1 -1 0 0 -1 1 0 0 0 1 0 -1 3、设代码为全 1，全 0及 0111 0010 0000 1100 0010 0000，给出 AMI 及 HDB3 码的代码和波形。 答： 信息代码 11 1 1111 AMI1 -1 1 -11 -11 HDB31 -1 1 -11 -11 信息代码 0 0 0 0 0 0 0 0 0 0 0 0 0 AMI 0 0 0 0 0 0 0 0 0 0 0 0 0 HDB3 0 0 0 1 -1 0 0 1 -1 0 0 1 -1 信息代码 0 1 1 1 0 0 1 0 0 0 0 0 1 1 0 0 0 21 / 27 0 1 0 0 0 0 0 AMI0 1 -1 1 0 0 -1 0 0 0 0 0 1 -1 0 0 0 0 1 0 0 0 0 0 HDB30 1 -1 1 0 0 -1 0 0 0-1 0 1 -1 1 0 0 1 -1 0 0 0 1 0 4、总结从 HDB3 码中提取位同步信号的原理。 答： HDB3 中不含有离散谱 fS 成分。整流后变为一个占空比等于 的单极性归零码，其连 0 个数不超过 3，频谱中含有较强的离散谱 fS 成分，故可通过窄带带通滤波器得到一个相位抖动较小的正弦信号，再经过整形、移相后即可得到合乎要求的位同步信号。 5、试根据占空比为 的单极性归零码的功率谱密度公式说明为什么信息代码中的连 0 码越长，越难于从 AMI 码中提取位同步信号，而 HDB3 码则不存在此问题。 答： = TS 时单极性归零码的功率谱密度为： 将 HDB3 码整流得到的占空比 为的单极性归零码中连“ 0”个数最多为 3，而将 AMI码整流后得到的占空比为 的单极性归零码中连“ 0”个数与信息代码中连“ 0”个数相同。所以信息代码中连“ 0”码越长， AMI 码对应的单极性归零码中“ 1”码出现概率越小， fS 离散谱强度越小，越难于提取位同步信号。而 HDB3 码对应的单极性归零码中“ 1”码22 / 27 出现的概率大， fS 离散谱强度大，于提取位同步信号。 实验五 数字锁相环与位同步 一、实验目的 1、掌握数字锁相环工作原理。 2、掌握用数字环提取位同步信号的原理及 对其输入的信息代码的要求。 3、掌握位同步器的同步建立时间、同步保留时间、位同步信号的相位抖动等基本概念。 二、实验内容及步骤 1、数字环的锁定状态和失锁状态：锁定时 BS OUT信号上升沿位于 NRZ OUT 信号的码元中间且在很小范围内抖动；失锁时， BS OUT 的相位抖动很大，可能超出一个码元宽度范围，变得模糊混乱。 2、当每帧 NRZ OUT 信号只有一个“ 1”码或只有一个“ 0”码，调节 CR2 在某个取值时相位恒定无抖动，在其它值时，抖动厉害，并且有移动现象，但并不 是特别模糊。 3、当调节 CR2使 BS OUT 的相位抖动最小时，手动按下复位键使锁相环路不工作，这时，相位情况变化不大，或者几乎不变，且相位不模糊。再放开复位键使环路工作，可以观察到轻微的快速捕捉现象。 4、微调 CR，当 BS OUT 的相位抖动明显增大时再手动按下复位键，这时相位抖动非常明显，并有些模糊，相23 / 27 位快速向左或向右移动。 三、实验思考题 1、数字环位同步器输入 NRZ 码连“ 1”或连“ 0”个数增加时，提取的位同步信号相位抖动增大，试解释此现象。 答：输入 NRZ 码连“ 1”或连“ 0”个数增加时，鉴相器输出脉冲的平均周期增大，数字环路滤波器输出的控制信号平均周期增大，即需经过更长的时间才对 DCO 的相位调整一次。 DCO 输出的位同步信号重复频率与环路输入的 NRZ 码的码速率之间有一定的误差，当对 DCO 不进行相位调整时，其输出信号的上升沿与码元中心之间的偏差将不断增大，相位调节时间间隔越长这种偏差越大，即位同步信号相位抖动越大。 2、若数字锁相环同步器输入信号为 RZ 码，试分析连“ 1”码和连“ 0”码的长度与位同步信号相位抖动范围的关系。 答：当为 RZ码，即归零码时，信号功率谱存在定时分量，当连“ 1”码和连“ 0”码的长度较短时，容易提取定时分量，达到同步，但当连“ 1”码和连“ 0”码的长度较长时，始终是相同的电平，难以分辨出码元的起止时刻，相位仍会发生抖动。 3、数字环同步器的同步抖动范围随固有频差增大而24 / 27 增大，试解释此现象。 答：固有频差越大， DCO 输出位同步信号与环路输入信号之间的相位误差增大得越快，而环路对 DCO的相位调节时间间隔，平均值是不变的 ，故当固有频差增大时，位同步信号的同步抖动范围增 大。 4、若将 AMI 码或 HDB3 码整流后作为数字环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的信息代码中的连“ 1”个数有无限制？对 AMI 码的信息代码中连“ 0”个数有无限制？对 HDB3 码的信息代码中连“ 0”个数有无限制？为什么？ 答：能。因为将 AMI 码或 HDB3 码整流后得到的是一个单极性归零码，其上升沿收使鉴相器输出高电平，从而使位同步正常工作。对这种码的信息代码连“ 1”个数无限制，因连“ 1”代码对应 AMI 码及 HDB3 码为宽度等于码元宽度一半的正 脉冲或负脉冲，整流后全为占空比为 的正脉冲，脉冲上升沿数等于信息代码“ 1”码个数。 对 AMI 码的信息代码中连“ 0”个数有限制，因 AMI 码连“ 0”个数等于信息代码连“ 0”个数，不产生脉冲，也就没有上升沿。对 HDB3码的信息代码中连“ 0”个数无限制，因为不管信息代码连“ 0”个数有多大， HDB3码中连“ 0”个数最多为 3。即鉴相器在四个码元内至少工作一次。 实验六 帧同步 25 / 27 一、实验目的 1、掌握集中插入式帧同步码识别器工作原理。 2、掌握同步保护原理。 3、掌握价同步、漏同步、捕捉态、维持态等概念。 二、实验内容及步骤 1、 熟悉帧同