数字电子钟逻辑电路设计报告.doc

1 数字电路数字电路课程设计课程设计 设设 计计 报报 告告 题题 目：目：数字电子钟逻辑电路设计数字电子钟逻辑电路设计 班班 级级: : 电子工程电子工程 姓姓 名名: : XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX 指导教师指导教师: : XXXXXXXXXXXXXX 2012 年年 12 月月 2 摘摘 要要 在生活中的各种场合经常要用到电子钟，现代电子技术的飞跃 发展，各类智能化产品相应而出，数字电路具有电路简单、可靠性 高、成本低等优点，本设计就以数字电路为核心设计数字电子钟逻 辑电路。 数字钟是一个将“周”、 “ 时”、 “分”、 “秒”显示于人的视觉器官的计 时装置。它的计时周期为 24 小时，显示满刻度为 6 日 23 时 59 分 59 秒，另外应有校时功能和、报时、整体清零等附加功能。其 主干电路系统由秒信号发生器、时、分、秒计数器，译码器及显示 器，校时电路，整体清零电路，整点报时电路组成。 关键词关键词 分频分频 计数计数 译码译码 校时校时 报时报时 3 数字电子钟逻辑电路设计数字电子钟逻辑电路设计 一、一、设计目的设计目的 数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机 械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了 广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共 场所的大型数显电子钟。 通过设计与实验调试，了解数字电子钟逻辑电路设计的方法，进一步理解 设计方案与设计理念，扩展设计思路与视野。 数字电子钟的电路组成方框图如图 1.1 所示。 显显示示器器 译译码码器器 7进进制制周周 计计数数器器 显显示示器器 译译码码器器 24进进制制时时 计计数数器器 显显示示器器 译译码码器器 60进进制制分分 计计数数器器 显显示示器器 译译码码器器 60进进制制秒秒 计计数数器器 日日校校 分分校校 时时校校 秒秒校校 单单次次或或连连续续脉脉冲冲晶晶体体振振荡荡器器分分频频器器 1Hz 图 1.1 数字电子钟框图 由图 1.1 可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器 组成的秒脉冲发生器；校时电路；六十进制秒、分计数器，二十四进制（或十 二进制）计时计数器；秒、分、时的译码显示部分等。 二、设计任务和要求二、设计任务和要求 用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟，要 求如下： 1. 由晶振电路产生 1Hz 标准秒信号。 4 2. 秒、分为 0059 六十进制计数器。 3. 时为 0023 二十四进制计数器。 4. 周显示从 1日为七进制计数器。 5. 可手动校时：能分别进行秒、分、时、日的校时。只要将开关置于手动位置， 可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。 6. 整点报时。整点报时电路要求在每个整点前呜叫五次低音（500Hz） ，整点时 再呜叫一次高音（1000Hz） 。 注：不能借助单片机或专用芯片！注：不能借助单片机或专用芯片！ 三、总体方案选择的论证三、总体方案选择的论证 实现数字电子钟显示时间的方案有多种，如： （1） 用继电器改变运算放大器的反馈网络； （2） 用模拟开关来控制运算放大器的反馈网络； （3） 用数模转换器（D/A）的电阻网络来改变增益。 方案对比： 方案一： 本次设计考虑到使实验器材尽量可以在市场上及时的买到以及节省不必要 的实验器材，最终考虑使用方案二模拟开关来控制运算放大器的反馈网络来实 现实现程控放大器。方案框图如下： 方案二： 5 简要原理： 用模拟开关来控制运算放大器的反馈网络来设计程控放大器。通过对微动开 关的闭合和断开，由 CC4051 模拟开关控制输出的电阻，作为三运放构成的数据 放大器的电阻 Rg，构成程控放大器，改变 Rg 的值可以对输入的信号进行相应 的放大。 优缺点： 6 优点：该种方案的电路相对于其他两种方案的电路来说，电路结构较为简 单，原理容易理解，使用器件较少，而且使用起来也十分方便。 缺点：如果电路器件选择不当，可能造成电路无法达到设计的要求，即增 益无法达到 60dB 或者当增益为 40dB 时，3dB 带宽40kHz。 所选方案的理由： 电路简单，使用器件少，可在实验室内操作，焊接起来较 为方便，调试较为简单，符合课程设计的原则。 使用方案框图： 4 4、单元电路的设计、单元电路的设计 1、单元电路的设计 根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模 块化设计。 1) 秒脉冲信号电路的设计： 如上图所示，使用晶体振荡器发出的脉冲进过整形分频并通过 Q14 端输出 后（此时输出 2Hz 信号）再次经 D 触发器分频来获得 1Hz 的秒脉冲信号。 (2.电子钟主体计数电路设计： 秒分时日计数单元输出均为 8421BCD 码，采用了 74LS161 来实现计数单元 7 的计数功能，74LS161 可以进行置数和清零。 A、秒、分 60 进制电路设计 秒、分 60 进制计数器都是显示 00-59 数字信号，如上图所示，从左到右依次为 低位、高位片，低位为 0-9 十进制计数器，高位为 0-5 六进制计数器。 秒分计数器的低位计数单元为 10 进制计数器，无需进行进制转换，当 Q3Q2Q1Q0 变成 1001 时，通过与非门把它的送数端置 0，则计数器跳过 1010 状 态，下一时刻又从 0000 开始，如此重复。 秒分计数器的高位计数单元为 6 进制计数器，当 Q3Q2Q1Q0 变成 0110 时， 通过与非门把它的清零端置 0，计数器被置 0，跳过了 01101111 状态，又 从 0000 状态开始，如此重复。 低位和高位计数器级联便可以实现 60 进制计数器的功能，秒计数器低位的 Q3 取非后为高位输出时钟信号，而高位的 Q2 取非后为分计数器的低位输出时 钟信号。同理，分计数器低位 Q3 取非为高位提供时钟信号，高位 Q2 取非后提 供给时计数器时钟信号。 B、时 24 进制电路设计 8 时 24 进制计数器显示 00-23 数字信号，如上图所示，从左到右依次为低位、高 位片，低位为 0-9 十进制计数器，高位为 0-3 四进制计数器。 时计数器的低位计数单元为 10 进制计数器，无需进行进制转换，当 Q3Q2Q1Q0 变成 1001 时，通过与非门把它的送数端置 0，则计数器跳过 1010 状 态，下一时刻又从 0000 开始，如此重复。 时计数器的高位计数单元为 4 进制计数器，当 Q3Q2Q1Q0 变成 0100 时，通 过与非门把它的清零端置 0，计数器被置 0，跳过了 01011010 状态，又从 0000 状态开始，如此重复 低位和高位计数器级联便可以实现 24 进制计数器的功能，分计数器低位的 Q3 取非后为高位输出时钟信号，而高位的 Q1 取非后为日计数器输出时钟信号。 但是，此时的级联并不能实现 00-23 的输出，相反，它是 40 进制，此时需要将 低位的 Q2 和高位的 Q1 进行与非，同时将高位和低位清零，从而实现 24 进制。 B、日 7 进制电路设计 9 日 7 进制计数器显示 0-6 数字信号，如上图所示。 日计数器需要进行 10 进制到 7 进制的进制转换，当 Q3Q2Q1Q0 变成 0110 时， 通过与非门把它的送数端置 0，则计数器跳过 0111-1010 状态，下一时刻又从 0000 开始，如此重复，从而实现 7 进制的转换。 3、译码显示电路设计 本设计使用 CD4511 共阴极数码驱动芯片对数码管进行驱动，根据数码管驱 动功能表： 10 设计了如下的译码驱动电路： A、 上图为时分秒电路译码显示。 B、 上图为日显示译码部分电路。只需要将 CD4511 的 D0-3 端与对应的计数器 Q0-3 端口连接即可。 4、校时电路设计 在数字电子钟开机时，由于时分秒日均为任意值，为了显示正确，就需要进 11 行调整，将时间显示校正为正确的时间。并且此次设计要求要对时分秒日 4 部 分可进行单独校正，由于电路输入秒脉冲信号为 1Hz，校正速度较慢，所以引 入了更高频率的脉冲信号进入电路中（只需要引入 CD4060 的不同输出端输出信 号即可） ，进行手动校正。 上图为日计数部分手动校正电路，时分秒部分同理。 5、整点报时电路设计 要求: 当计数到整点前 6 秒时，电路开始准备报时。 如上图所示，当分计时到 59 时，将分触发器 QH（左）置 1，而等到秒计数 12 器到 54 时，将秒触发器 Q1（右）置 1，然后通过 Q1 和 QH 相与之后再和 1S 标 准信号相与而去控制低音喇叭鸣叫，直到 59 秒时产生一个复位信号，使 Q1 清 零，停止低音鸣叫，同时 59 秒信号取反与 QH 相与后控制高音喇叭鸣叫。当计 时到分，秒从 59：59-00：00 时，鸣叫结束，完成整点报时。 附：鸣叫电路设计附：鸣叫电路设计 鸣叫电路由高低两种频率通过或门去驱动一个三极管，从而带动喇叭鸣叫。 1Hz 和 500Hz 从晶振分频器近似获得，CD4060 分频器的输出端 Q5 和 Q6 的输出 频率分别为 1024Hz 和 512Hz。电路设计如下图所示： 2 2、绘出总体电路图、绘出总体电路图( (详见附录一详见附录一) ) 四、电路的组装与调试四、电路的组装与调试 1、使用主要仪器、仪表。应列出名称、型号、生产厂家和生产日期等； 数字电路实验箱 数字万用表 2、实物调试过程： 13 七、所用元器件的编号列表七、所用元器件的编号列表 序号符号与编号名称数量规格说明 1 无万用电路板 2 2Y 32768Hz 晶振 1 3U4060CD40601 集成电路 4U7474HC741 集成电路 5U(1)-U(7)74HC1617 集成电路 6U01-U06CD45117 集成电路 7YF11- YF4174HC002 集成电路 8F174HC042 集成电路 9YF1-374LS201 集成电路 10C1,C2 20P 电容 2 11R 20M 欧电阻 1 12 U2,U3，U4 两位 LED 共阴 显示器 3 0.56 英寸， 18 个引脚的 13U1 单位 LED 共阴 显示器 1 0.56 英寸， 10 个引脚的 14 无16 脚管座 15 DIP 封装 15 无14 脚管座 5 DIP 封装 16S1-S7 一常开一常闭 按键 7 不带自锁的 17 无导线 若干 18 无面包板 3 19 无硬导线若干 20B 蜂鸣器 1 21Q 三极管 8050 1 22R1 电阻 1k 1 23Y1-Y574LS082 集成电路 24H74LS321 集成电路 14 附一： CD4060 （1）功能概述。CD4060 由一振荡器和 14 级二进制串行计数器位组成，振荡器的结构可以 是 RC 或晶振电路，CR 为高电平时，计数器清零且振荡器使用无效。所有的计数器位 均为主从触发器。在 CP1(和 CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上 使用斯密特触发器对时钟上升和下降时间无限制。 （2）电气参数。 RecommendedRecommended OperatingOperating ConditionsConditions 建议操作条件：建议操作条件： Supply Voltage 电源电压(VDD) +3V to +15V Input Voltage 输入电压 (VIN) 0V to VDD Operating Temperature Range 工作温度范围 (TA) -40 to +85 （3）管脚图。 附二： 74HC74 （1）功能概述：74HC74 是一个高速硅栅 CMOS 器件 ，其引脚与低功耗肖特基 TTL 兼容 （输入通道） 。 该 74HC74 是双正边沿触发，D 型 触发器与（D）输入，时钟（CP） 的输入个人资料， 集（SD）和复位（RD）的投入;也互补 Q 和 Q 输出。 设定和复位 是异步积极投入低并能独立工作的时钟输入。信息 输入的数据传送到 Q 输出的 低到 高的时钟脉冲过渡。 D 的投入必须是稳定的一个设定时间之前低到高时钟转换为可预 知的操作。施密特触发器的时钟输入操作，使电路高度耐慢时钟上升和下降时间 15 （2）电气参数 （3）管脚图 附三： 74HC161 （1） 功能概述。74HC161 是常用的四位二进制可预置的同步加法计数器，他可以 灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能。 一片 74HC161 可以组成 16 进制以下的任意进制分频器。 （2） 电气参数。 16 （3） 管脚图。 附四：CD4511 （1） 功能概述。CD4511 是一个用于驱动共阴极 LED （数码管）显示器的 BCD 码七段码译码器，特点：具有 BCD 转换、消隐和锁存控制、七段译码 及驱动功能的 CMOS 电路能提供较大的拉电流。可直接驱动LED 显示器。 （2） 电气参数。 17 （3） 管脚图。 附五： 74HC00 （1） 功能概述。 （2） 电气参数。 （3） 管脚图。 18 附六： 74HC04