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文档简介

综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。Verilog HDL 语句及可综合性：类别语句可综合性过程语句initial否begin是块语句串行块 begin - end是并行块 fork-join否赋值语句持续赋值assign是过程赋值 =、 ?： 大部分可以综合全等运算符（= = = != =）不支持多数工具对除法（/）和求模（%）有限制如对除法操作，只有除数是常数，且是2的指数时才支持基本元件and nand nor or xor xnor buf not bufif1 bufif0notif1 notif0 pullup pulldown全部可综合：但某些工具对取值为x和z有所限制持续赋值assign是过程赋值：阻塞赋值（=）非阻塞赋值（）及向左(, 3； /逻辑右移后其值为：8b00010100A3; /算术右移后其值为 8b11110100阻塞赋值（=）和非阻塞赋值（=）的应用注意事项：1、 非阻塞赋值不能用于“assign”持续赋值中，一般只出现在“initial”和“always”等过程块中，对reg型变量进行赋值。象assign out=a+b；这样的语句是错误的。2、 当用“always”块来描述组合逻辑时，既可以用阻塞赋值，也可以采用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值，虽然同时 这两种赋值方式在综合时并不一定会出错。3、 在向函数的返回值赋值时，应该使用阻塞赋值“=”。4、 不能在一个以上的“always”过程块中对同一个变量赋值，这样会引起冲突，在综合时会报错。5、 在一个模块中，严禁对同一变量既进行阻塞赋值，又进行非阻塞赋值，这样在综合时会报错。6、 对时序逻辑描述和建模，应尽量使用非阻塞赋值方式，此外，若在同一个“always”过程块中描述时序和组合逻辑混合电路时，也最好使用非阻塞赋值方式。7、 对于阻塞赋值来说，赋值语句的顺序对最后的综合结果有着直接的影响。而对于非阻塞赋值，不用考虑赋值语句的排列顺序。布局与布线（Auto Placement & Route, AP&R）布局的目的在于产生制作掩膜所需的GDSII 文件。CTS（时钟树综合
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