数字电子技术实习.doc

_报时式数字钟的设计设计题目：报时式钟控定时数字钟的设计指导教师：班 级：网络工程11级1班姓 名：合 作 者：学 号： 精品资料 目录1 设计要求.32 设计方案.33 设计电路原理.33.1 60进制计数器.43.2 24进制计数器.53. 3 报时电路.63.4 校时电路.83.5 输出6位显示.93.6 总设计.10四仿真结果.10五实习心理.11六参考文献.15七附录.16 精品资料1、 设计要求基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。扩展要求：1.秒、分为六十进制计数器。2.时为二十四进制计数器。3.准确计时，以数字形式显示时、分、秒。4.具有整点报时功能，整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音(1000HZ)二、设计方案计数时钟由模60秒计数器，模60分计数器，模24小时计数器，蜂鸣器，分/时设定模块及输出显示模块构成，秒计数模块的进位输出为分钟计数模块进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。其中秒块应有分钟设定，分钟模块中应有小时设定。闹钟和校时功能都是在简单计数器的基础上，通过一系列的逻辑门电路来实现的。三、设计电路原理1、60进制计数器 电路图：仿真波形：分析：秒（分）个位在CLK外加脉冲的作用下从0开始计数，当计数到9时，由与非门向十位CLK输入0信号，下一时刻，CLK输入变为1，而十位的74162芯片收到上升沿而计数加一，同时个位计数器清零。而十位计数到5时，同样由与非门向分（时）的个位输入0信号，下一时刻，CLK输入变为1，同时通过LDN对十位进行清零。2、 24进制计数器 电路图： 仿真波形： 分析：时个位在CLK外加脉冲的作用下从0开始计数，当计数到9时，由与非门向十位CLK输入0信号，下一时刻，CLK输入变为1，而十位的74160芯片收到上升沿而计数加一，同时个位计数器清零。而十位计数到2时，与非门等待个位计数器，当到4时，同时对个位和十位进行清零，这样就完成了24进制的计数。3、报时电路 电路图仿真波形：分析：报时器对应输出为laba，laba由两个与门再相与得到，其中一个与门接在秒个位的0位和秒十位的0、2位，另一个与门接在分个位的0、3位和分十位的0、2位。当这7个位同时为1时，laba的输出信号为1，蜂鸣器响一下，显然，当59分51秒、53秒、55秒、57秒、59秒时都会报时。3、 校时电路电路图：分析当重新接通电源或走时出现误差时都需要对时间进行校正.通常,校正时间的方法是:首先截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正好后,再转入正常计时状态即可.根据要求,数字钟应具有分校正和时校正功能,因此,应截断分个位和时个位的直接计数通路,并采用正常计时信号与校正信号可以随时切换的电路接入其中4、 输出6位显示6、总设计 总电路图三、仿真结果2、 实习心理 经过一周的课程设计，我收获颇多，有深刻的心得体会。 实训让我们受益匪浅。首先是关于数电的种种芯片的使用及其功能。从最开始选题到最后的结题，更使我们得到了充分的锻炼。因为我们在开始的时候选的课题是交通灯，但在设计电路的时候遇到了太多的困难，而这些我们解决起来也有很大的困难。所以我们立即决定更改方案，开始设计数字钟了。从设计到实现电路图 我们研究再研究，更改再更改，终于找出了问题所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践才能出真知，实践才是检验真理的唯一标准，唯有通过亲自动手制作，才能令我们掌握的知识不再是一些纸上谈兵的东西。 在这次的课程设计中，我们遇到了很多困难，过程很艰难，但是我们都克服了，这是对我们自己的肯定。我们不断发现错误，不断改正，不断领悟，不断获取。这里有不只我们俩个人的心血，更多的是我们向他人讨教来的经验及知识。让我体会到了什么才是teamwork spirit。 五、参考文献1、数字电子技术实验教程 王维斌 仲瑞鹏 编；西安：西北工业大学出版社，2008.8。2、数字电路与逻辑设计实验及应用毛期俭主编；蒋维玉 罗一静 梁燕编著；北京：人民邮电出版社，2005.8。3、电子技术基础.数字部分（第五版）.康华光等 编著.北京.高等教育出版社.2006.1 4、Maxplus II和Quaryus II 应用与开发技巧.王辉编著.北京.机械工业出版社.2007 5、 数字电子技术基础 林涛主编 清华大学出版社 2006.06 6、 数字逻辑设计及应用姜书艳主编 清华大学出版社 2007.12 7、 数字电子技术从电路分析到技能实践 William Kleitz 陶国彬、赵玉峰译 科学出版社 2