8位数字频率计设计.doc

通 信 工 程 专 业 课 程 设 计 Shaanxi University of Technology通信工程专业课程设计题 目 数 字 频 率 计 的 设 计 学生姓名 任 莼 学号 07130240 所在院(系) 陕 西 理 工 学 院 电 信 工 程 系 专业班级 通 信 工 程 专 业 0 7 1 班 指导教师 魏 瑞老师 完成地点 陕 西 理 工 学 院 电 信 工 程 系 实 验 室2010年 3 月 19 日通信工程专业课程设计任务书院(系) 电 信 工 程 系 专业班级 通 信 工 程 专 业 071班 学生姓名 任莼 一、课程设计题目 8 位 数 字 频 率 计 的 设 计二、课程设计工作自 2010 年 3 月 1 日 起至 2010 年 3 月 19 日止三、课程设计进行地点: 电 信 工 程 系 实 验 室 四、课程设计的内容要求： 采用EDA技术设计一个8位十进制数字频率计数器，可以测量199999999Hz的信号频率，并将被测信号的频率在8个数码管上显示出来。可采用VHDL或原理图输入法,也可采用单片机等技术,设计一个数字频率计电路.结果应有仿真波形、流程图、并下载在EDA开发板上,测试验证无误。 该数字频率计数器由一个测频控制信号发生器TF_CTROL、一个有时钟使能的十进制计数器COUNTER_8BCD、一个32位锁存器FLIP_LATCH、八个7段BCD码译码器组成。TF_CTROL产生一个1秒脉宽周期的计数使能信号CNT_EN，对频率计的计数ENB使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，在锁存信号LOCK的上升沿将计数器在前1秒钟的计数值装载到32位锁存器FLIP_LATCH中，由外部的7段译码器译出并稳定显示。其中信号CLR对计数器进行清零，为下1秒钟的计数做准备。 同一方案，原则上不超过3人，并应分工负责. 课程设计报告采用计算机打印(A4纸-页边距:上3.2cm,下2.2cm,左3cm,右2.2cm,页眉1.5cm,页脚1.5cm;正文采用小四宋体)，同组人员报告相同率不得超过30%，否则无效；报告以书面和光盘（一个班可刻录一张光盘）两种形式上交。 本题目由通信071班任莼、邱锟执行 进度安排： 第1-3天：熟悉内容、方案论证 第4-10天：编写软件及调试运行 第9-12天：整体联调，课程设计验收 第13-15天：撰写、修改、提交课程设计报告 指 导 教 师 魏瑞 系(教 研 室) 通 信 工 程 教 研 室 接受任务开始执行日期 2010年3月1日 学生签名 8位数字频率计的设计任 莼（陕西理工学院电信工程系通信071班，陕西 汉中 723003）指导教师：魏 瑞 摘 要 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置，是计算机，通讯设备、音频设音频视频等科研生产领域不可缺少的测量仪器。本次课程设计设计以EDA集成开发工具MAX+PLUSII为系统开发平台，用VHDL语言为程序设计语言在器件上实现数字频率计测频系统，然后用8位十进制数码显示被测信号的频率，设计出的频率计能够准确的测出输入信号的频率，最后通过系统仿真，下载、验证和调试运行，实现了一个性能良好的8位数字频率计初步实现了设计目标，可应用于实际。其基本原理是使用一个频率稳定性高的频率作为基准，对比测量其他信号的频率，即计算每秒钟内待测信号的脉冲个数。该数字频率计可以在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能，而且整个系统非常精简，具有高速、精确、可靠、抗干扰性强和现场可编程等优点，实用性极高。本文详细描述了频率计的设计流程及正确实现。关 键 词 频率计 VHDL语言 可编程中图分类号 TN702 文献标志码 AThe design of digital frequency meter Ren Chun(Grade07,Class1,Major of Communication Engineering，Dept. of E.I.of Shaanxi University of Technology, Hanzhong 723003,China)Tutor: WEI Rui -Abstract Digital frequency meter is the direct use of decimal figures to show a measured frequency measuring devices, computers, communications equipment, audio-based audio, video and other areas of scientific research and production of measuring instruments are indispensable. . The curriculum design, EDA integrated development tools designed to MAX + PLUSII for the system development platform, using VHDL language programming language in the device for digital frequency meter frequency monitoring system, and then use 8-bit decimal digital display the measured frequency of the signal design out of the frequency counter to accurately measure the input signal frequency, the final adoption of system simulation, download, verify and debug operation, achieved a good performance 8-bit digital frequency meter preliminary to achieve the design goals, can be applied to the practical. The basic principle is to use a frequency stability of high frequency as the benchmark, compared to the frequency of measurement of other signals that the calculation of pulses per second in the number of signals under test. The digital frequency meter can not change the hardware circuit, based on a variety of improvements to the system can further improve system performance, and the whole system is very streamlined, with a high-speed, accurate, reliable, and strong anti-interference, and field-programmable so the advantages of high availability. This paper describes in detail the frequency meter and the proper implementation of the design process. Key words VHDL language programmable frequency counterCLC TN702 logo yards literature 目 录摘 要IAbstractII1 绪 论21.1 课题背景.21.1.1 EDA技术基础知识21.1.2 ASIC设计流程及MAX+PLUSII 简介41.1.3 VHDL 语言简介61.2 本章小结.92总体方案论证 .102.1整体设计思路.102.2整体设计主电路顶层方框图及其原理图. 103设计原理与单元模块123.1设计原理123.2单元模块组成133.2.1计数模块133.2.2译码模块153.2.2.1七段数字译码显示器基本组成16 3.2.2.2译码器制作程序及封装图183.2.3锁存模块193.2.4测频模块213.3 本章小结224编程下载234.1下载234.2硬件测试254.3 本章小结27结 论28致 谢29参考文献301 绪论1.1课题背景1.1.1 EDA技术基础知识现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。随着基于PLD的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。随着技术市场与人才市场对EDA的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学和科研领域中来。现代电子技术的核心是EDA（Electronic Dedign Automation）技术。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件的描述语言VHDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动化地完成逻辑编译，逻辑简化，逻辑分割，逻辑综合，结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术的设计使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。EDA技术是现代电子工程领域的一门新技术，它提供了基于计算机和信息技术的电路系统设计方法。用EDA工具完成数字电路实验中的部分内容，如红绿灯控制，数码译码显示，逻辑表决，数字钟表，数字频率计等纯逻辑行为实现方面的电路设计，其特点是工作频率低，非EDA技术及相关器件也能实现，但无法体现EDA技术的优势，只能作为初学者的过度；将控制与信号传输功能的实现作为第二层次，如A/D告诉采样，自动化控制，逻辑分析仪，存储示波器，虚拟仪表，接口与通信模块的设计等，其特点是必须使用EDA技术才能实现，能体现EDA技术的优势。EDA技术的发展和推广应用极大的推动了电子工业的发展。随着EDA技术的发展，硬件电子电路的设计几乎全部可以依靠计算机来完成，这样就大大地缩短了硬件电子电路设计的周期，从而使制造商可以快速开发出品种多批量小的产品，以满足市场的需求。EDA技术的基本思想是借助于计算机，在EDA软件平台上完成电子产品的电路设计、仿真分析以及印制板设计的全过程。而对于较复杂的电路，必要时可利用可编程逻辑器件来实现。EDA技术不仅能对电子类课程的实验进行仿真和分析，解决实验室在元器件品种、规格和数量尚不足的限制，避免学生在实验室中损坏元件和器件，激发学习兴趣，培养其分析、设计和开发电子产品的能力，同时也是电子工作者设计、开发电子产品的有力工具。思想EDA教学和产业界的技术推广是当今世界的一个技术热点，EDA技术是现代电子工业中不可缺少的一项技术。EDA技术有着广泛的涵义，也是一个不断进取发展有着强大生命力的领域。EDA技术发展历程大致可分为三个阶段。20世纪70年代为计算机辅助设计(CAD)阶段，人们开始用计算机取代手工操作进行IC版图编辑、PCB布局布线。80年代为计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能分析和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。20世纪90年代为电子系统设计自动化(EDA)阶段，同时又出现了计算机辅助工艺（CAPP）、计算机辅助制造（CAM）等。作为现代电子系统设计的主导技术,EDA具有两个明显特征：即并行工程（Concurrent Engineering）设计和自顶向下（Top-down）设计。其基本思想是从系统总体要求出发,分为行为描述（Behaviour Description）、寄存器传输级（RTL,Register Transfer Level）描述、逻辑综合（Logic Synthesis）三个层次,将设计内容逐步细化,最后完成整体设计,这是一种全新的设计思想与设计理念。EDA工具在EDA技术应用中占据极其重要的位置，EDA的核心是利用计算机完成的电子设计全程自动化，因此，基于计算机环境的EDA软件的支持是必不可少的。由于的整个流程涉及不同技术环节，每一环节中必须有对应的软件包或者专用EDA工具独立处理，包括对电路模型的功能模拟、对VHDL行为描述的逻辑综合等。因此，单个EDA工具往往只涉及到EDA流程中的某一步骤。在此以EDA设计流程中涉及的主要软件包为EDA工具分类。EDA工具大致可分为如下五种模块：a设计输入编程器bHDL综合器c仿真器d适配器e下载器。EDA技术是在电子CAD技术基础上发展起来的通用软件系统，是以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。其设计可分为系统级、电路级和物理实现级。物理级设计主要指IC版图设计，一般由半导体厂家完成；系统级设计主要面对大型复杂的电子产品；而一般民用及教学所涉及基本是电路级设计。我们常用的EDA软件多属于电路级设计。电路级设计工作，是在电子工程师接受系统设计任务后，首先确定设计方案，并选择合适的元器件，然后根据具体的元器件设计电路原理图，接着进行第一次仿真。其中包括数字电路的逻辑模拟、故障分析、模拟电路的交直流分析、瞬态分析等。这一次仿真主要是检验设计方案在功能方面的正确性。仿真通过后，根据原理图产生的电气连接网络表进行PCB板的自动布局布线，有条件的还可以进行PCB后分析。其中包括热分析、噪声及窜扰分析、电磁兼容分析、可靠性分析等，并可将分析后的结果参数反馈回电路图，进行第二次仿真，也称作后仿真。后仿真主要是检验PCB板在实际工作环境中的可行性。因为EDA课程具有很强的实践性，侧重于使用电子系统的设计， EDA实验更应注重实验的质量，而绝非仅仅使用了什么EDA软件。因为数字电路实验的重点是逻辑行为和功能的验证，因而可用手工插线方式来完成“设计”，而不涉及任何技术指标和规模。众所周知，电子系统技术指标是十分重要的，这包括速度，面积，可靠性，容错性，电磁兼容性等。因此，EDA课程的实验，除了必须完成的基础性项目外，还引导学生完成一些传统电子设计技术不能实现的内容，从而突出这一现代电子设计技术的优势，而唯有更高质量地完成实验项目而不懈追求的设计能动性和创造性成了主角，才能有效的提高这门以培养学生工程实践能力为主的课程的教学效果。1.1.2 ASIC设计流程及MAX+PLUSII 简介Altera公司是世界三大CPLDFPGA 厂家之一,它的器件能达到最高的性能和集成度,不仅仅因为采用了先进的工艺和全新的逻辑结构,还在于它提供了现代化的设计工具一MAX+PLUS可编程逻辑开发软件,该软件是Altera公司推出的第三代PLD 开发系统。提供了一种与结构无关的设计环境,使Altera CPLD 设计者能方便地进行设计输入、快速处理和器件编程。MAX+plusII（Multiple Array Matrix and Programmable Logic User System）是Altera公司在Windows环境下开发的课编程逻辑器件设计软件平台。该软件提供个一种真正与结构无关的全集成化的设计环境，可支持不同结构的器件，如ELES、MAX及CLASS系列器件等；丰富的设计库可提供设计者灵活使用；允许用各种输入方式输入逻辑设计文件，经系统编译器的变异、综合等操作后分配到一个或多个器件中。MAX+PLUS提供了全面的逻辑设计能力,包括电路图、文本和波形的设计输入以及编译、逻辑综合、仿真和定时分析以及器件编程等诸多功能。特别是在原理图输入等方面,MAX+PLUS被公认为是最易使用、人机界面最友好的PLD 开发软件。MAX+PLUS可以开发除APEX20K 以外的任何CPLDFPGA。ASIC是相对于通用集成电路而言,ASIC主要指用于某一专门用途的集成电路器件.ASIC分为数字ASIC,模拟ASIC和数模混合ASIC.其设计方法对于数字ASIC,其设计方法有多种.按照版图结构及制造方法,有半定制和全定制两种.一般的ASIC从设计到制造,需要经过以下步骤:a.系统规格说明；b.系统划分；c.逻辑设计与综合；d.综合后仿真；e.版图设计；f版图验证；g.参数提取与后仿真；h.制、版留片；i.芯片测设。MAX+plus II的设计过程由设计输入、项目编译、功能、时序仿真(项目校验)、编程/配置(项目编程)几部分组成。其中常用的设计输入的方法有:通过MAX+plus II图形编辑器，创建图形文件(.gdf );通过MAX+pluslI文本编辑器，使用AHDL语言，创建文本设计文件(.tdf);使用VHDL语言，创建文本文件(.vhd);使用Verilog HDL语言，创建文本文件(.v)。Max+plusII设计流程如图1.1.2所示。AlteraMax+plusII设计输入编译烧录验证仿真图1.1.2 Max+plusII设计流程MAX+plus II提供了原理图输入、文本输入(采用硬件描述语言)和波形输入等多种输入手段，并可以任意组合使用。利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，可将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中(如FPGA芯片)，做成ASIC芯片。用户首先对所做项目进行设计，明确设计目的、设计要求;然后利用原理图输入方式或文本输入方式进行设计输入;输入完成后，进行编译，若编译过程中发现错误，则检查设计输入，修改错误，直至没有错误发生;编译完成后，就可以进行仿真，检查设计是否达到设计要求，否则的话，还需重新检查设计输入;仿真结果达到要求后，就可以进行烧录，把设计程序下载到目的芯片中;最后把芯片放到实际系统中进行验证、测试。MAX十PLUS II编器可以在PC机及各种工作站平台上运行，这使MAX十PLUS II成为工业界中唯一与平台和结构无关的可编程逻辑设计环境。可编程逻辑器件和EDA技术给今天的硬件系统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。现在，只要拥有一台计算机、一套相应的EDA软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。1.1.3VHDL 语言简介VHDL（Very-High-Speed Integrated Circuit Hardware DescriptionLanguage）VHDL语言诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本IEEE-1076(简称87版)之后，VHDL很好地体现了标准化得威力，因而逐步得到了推广，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口，逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE10761993版本(简称93版)，从更高的抽象层次和系统描述能力上的扩展VHDL的内容。 VHDL的语言形式和描述风格是在一般的计算机高级语言的基础上，加上一些具有硬件特征的语句。VHDL主要用于描述数字系统的结构、行为、功能和接口。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分）。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种设计实体分成内外部分的概念是VHDL系统设计的基本点。主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征，的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 的程序结构特点是将一项工程设计，或称设计实体分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL 系统设计的基本点VHDL 是一种独立于实现技术的语言，它不受某一特定工艺的束缚，允许设计者在其使用范围内选择工艺和方法。为了适应未来的数字硬件技术，VHDL 还提供了将新技术引入现有设计的潜力。VHDL 语言的最大特点是描述能力极强，覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型。具体而言，VHDL 较其他的硬件描述语言有较多的优越之处，它支持从系统级到门级电路的描述，同时也支持多层次的混合描述；描述形式可以是结构描述，也可以是行为描述，或者二者兼而有之。既支持自底向上（bottom-up）的设计，也支持自顶向下（top-down）的设计；既支持模块化设计，也支持层次化设计；支持大规模设计的分解和设计重用。既支持同步电路，也支持异步电路；既支持同步方式，也支持异步方式。支持传输延迟，也支持惯性延迟，可以更准确地建立复杂的电路硬件模型。数据类型丰富，既支持预定义的数据类型，又支持自定义的数据类型；VHDL 是强类型语言，设计电路安全性好。支持过程与函数的概念，有助于设计者组织描述，对行为功能进一步分类。提供了将独立的工艺集中于一个设计包的方法，便于作为标准的设计文档保存，也便于设计资源的重用。VHDL 语言的类属提供了向设计实体传送环境信息的能力。它的断言语句可用来描述设计本身的约束信息，支持设计直接在描述中书写错误条件和特殊约束，不仅便于模拟调试，而且为综合化简提供了重要信息。VHDL主要用于描述设计复杂数字系统的结构、行为、功能和接口。它在进行工程设计方面与其它的硬加描述语言相比，VHDL语言描述能力更强，从而决定了它成为系统设计领域最佳的硬件描述语言。语言技术完备，具有丰富的仿真语句和库函数，而且还支持同步电路、异步电路和其它电路的设计，它的方法灵活，对设计的描述具有相对独立性。设计者可以不懂硬件结构，可以不管最终设计实现的目标器件，而进行独立的设计，支持广泛，目前大多数EDA工具几乎在不同程度上都支持VHDL语言。一个完整的VHDL程序包含实体(ENTITY)、结构体(ARCHITECTURE)、库(LIBRARY)、程序包(PACKAGE)和配置(CONFIGURATION)五个部分。传统的电子设计技术通常是自底向上的，但VHDL采用自上而下的设计，就是使用VHDL模型在所有综合级别上对硬件设计进行说明，建模和仿真测试。主系统及子系统最初的功能要求在VHDL里体现为可以被VHDL仿真程序验证的可执行程序。由于综合工具可以将高级别的模型转化生成为门级模型，所以整个设计过程基本是由计算机自动完成的。认为介入的方式主要是根据仿真的结果和优化的指标，控制逻辑综合的方式和指向。 下图是自顶向下设计流程的框图：设计说明书建立VHDL行为模型VHDL行为仿真VHDL-RTL级建模前端功能仿真逻辑综合测试向量生成功能仿真结构综合门级时序仿真硬件测试设计完成VHDL语言具有很强大的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。VHDL支持各种模式的设计方法：自顶向下与自底向上或混合方法。用VHDL进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能的实现。与其它的硬件描述语言相比，VHDL具有较强的行为仿真级与综合级的建模功能，这种能远离具体硬件，基于行为描述方式的硬件描述语言恰好满足典型的自顶向下设计方法，因而能顺应EDA技术发展的趋势，解决现代电子设计应用中出现的各类问题。1.2本章小结EDA是很实用的仿真技术，使用简单，有很强的可读性和操作性，为设计者设计频率计数计提供很好的设计工具。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。传统数字电路设计是利用标准集成电路、电路板来实现电路功能。可编程逻辑器件和EDA 技术使设计方法发生了质的变化。把以前“电路设计+硬件搭试+调试焊接”转化为“功能设计+软件模拟+仿真下载”。利用EDA 开发平台,采用可编程逻辑器件CPLDFPGA 使硬件的功能可通过编程来实现,这种新的基于芯片的设计方法能够使设计者有更多机会充分发挥创造性思维,实现多种复杂数字逻辑系统的功能,将原来由电路板设计完成的工作放到芯片的设计中进行,减少了连线和体积,提高了集成度,降低了干扰,大大减轻了电路设计和PCB设计的工作量和难度,增强了设计的灵活性,有效地提高了工作效率,增加了系统的可靠性和稳定性,提高了技术指标。 2 总体方案论证2.1整体设计思路本设计采用原理图输入法。频率计主要有含有时钟使能及仅为扩展输出的8位十进制计数器、测频时序控制电路、锁存显示电路及频率计顶层主电路组成。先采用双十进制计数器74390和必要的辅助元件设计一个2位十进制计数器模块，然后一次共构成4个这样的2位计数器模块，将其首尾连接，将前面模块的计数进位输出信号送给后面模块作为计数脉冲信号，这样就可以构成8位十进制计数器。再用器件74154、器件7493及非门、二输入与门构成测频时序电路，用4个器件74374组成一个锁存显示电路，用程序封装8个相同的译码器，最后将各个封装后的单元电路连接成主电路顶层原理图。2.2整体设计主电路顶层方框图及其原理图 图2.2.1整体设计主电路顶层方框图 图2.2.2整体设计主电路顶层原理图 图2.2.3原理图编译3设计原理与单元模块3.1 设计原理频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器。电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。六位十进制频率计的顶层设计文件的原理图如图2.1所示。根据频率测量的基本原理，需要一个脉宽为1秒的门限信号，作为待测信号输频率允许计数的控制信号：1秒计数结束后，还需要一个将计数值锁存的锁存信号和一个计数器复位信号，为下一个测频率频率周期数做准备。这几个信号可以由一个测频控制信号发生器产生，即图2.1中的CORNA。顶层设计包含三个主要的模块：（1） 控制模块 其作用是产生测频所需要的各种控制信号。该模块只需要一个输入信号，即标准时钟。其输出可以提供3个控制信号：ALM、LOCK和CLR。以便使频率计能顺利完成测频三步曲：计数、锁存和清零。2 计数测量模块该模块用于在单位时间内对输入信号的脉冲进行计数，该模块必须有计数允许、异步清零等端口，以便于控制模块对其进行控制。在这里给出一个成熟的六位加法计数器原理图输入法设计方案，电路图如图2.2（3） 锁存模块 锁存模块是必不可少的测频模块测量完成以后，在LOCK信号上升沿时刻将测量值锁存到寄存器中，然后输出，送到实验箱上的数码管显示出相应的数值。如果所用实验箱没有BCD七段数码管译码电路，那么就必须再设计一个译码电路，如图2.1 图3.1.1 锁存显示电路方框图 图3.1.2 锁存显示电路3.2单元模块组成3.2.1计数模块先采用双十进制计数器74390和必要的辅助元件设计一个2位十进制计数器模块，然后一次共构成4个这样的2位计数器模块，将其首尾连接，将前面模块的计数进位输出信号送给后面模块作为计数脉冲信号，这样就可以构成8位十进制计数器。2位十进制计数器的封装及电路图如下图： 图3.2.1.1 计数模块8位计数器原理图及封装图如下图所示：3.2.2 译码模块计数器计数是以二进制的形式计数的，要让结果显示，必须先经过译码。实验室提供的是共阴极的数码管，因此译码器必须为共阴极的。它用于将计数器的四位二进制码转换为七位二进制码，以便于七段数码管显示。七段数字显示器有七段笔画所组成,每段笔画实际就是一个用半导体材料作成的发光二极管.这种显示器电路通常有两种接法:一种将发光二极管的负极全部一起接地,所谓的共阴极显示器,另外一种是将发光二极管的正极全部一起接到正电压,所谓的共阳极显示器.对于共阴极显示器,只要在某个二极管的正极加上逻辑1电平,相应的笔段就发亮;对于共阳极显示器,只要在某个二极管的负极加上逻辑0电平,相应的笔段就发亮.当然,要使发光二极管发亮,需要提供一定的驱动电流,所以这两种显示器都需要相应的驱动电路.3.2.2.1七段数字译码显示器基本组成译码器分很多种，在本次毕业设计中，我们要用到七段数字显示器。七段显示译码器是对一个4位二进制数进行译码.,并在七段显示器上显示出相应的十进制数.如图3.2.3所示。 图3.2.3.1 七段数字译码显示器结构图根据数码（0，1，2，3，4，5，6，7，8，9）来决定七段中的某一段或某几段进行绘制，例如如果数码为0，则显示a、b、c、d、e、f段；数码为1，则显示b、c段，依次类推.该译码显示模块用了四个译码器和四个七段数码管来显示数据。对于要进行运算的数，首先由置位键来对位进行数据位的选择，被选中的数码管将会不停的闪烁以便显示当前位，再由置数键对该位进行数据的设置。本设计使用的是共阳级发光二级管.表2.2.2.1各段对照代码显示数字输入控制代码(a,b,c,d,e,f,g,) 0 1111110 1 0110000 2 1101101 3 1111001 4 0110011 5 1011011 6 0011111 7 1110000 8 1111111 9 1110011 本实验而言,要将原本的BCD码转换成七段显示译码器的输入控制代码.按下表 表2.2.2.2十进制数字输入码 输出七段码 N W X Y Za b c d e f g 0 0 0 0 01 1 1 1 1 1 01 0 0 0 10 1 1 0 0 0 02 0 0 1 01 1 0 1 1 0 13 0 0 1 11 1 1 1 0 0 14 0 1 0 00 1 1 0 0 1 1 5 0 1 0 11 0 1 1 0 1 16 0 1 1 00 0 1 1 1 1 17 0 1 1 11 1 1 0 0 0 08 1 0 0 01 1 1 1 1 1 19 1 0 0 11 1 1 0 0 1 132.2.2译码器制作程序及封装图：（1）译码器程序：library ieee;use ieee.std_logic_1164.all;entity decoder isport(a : in std_logic_vector(3 downto 0); led7s : out std_logic_vector(6 downto 0); end;architecture one of decoder isbeginprocess(a)begincase a is when0000=led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull; end case;end process;end;（2）译码器的封装图图3.2.2.2 译码模块3.2.3锁存模块 锁存器LOCK设计要求：若已有16位BCD码存在于此模块的输入口，在信号L上升沿后即被锁存到锁存器LOCK的内部，并由LOCK的输出端输出，然后由实验板上的七端译码器译成能在数码管上显示输出的相应的数值。如下图为锁存显示电路方框图及其原理图： 图3.2.3.1 锁存显示电路方框图 图3.2.3.2锁存器显示电路原理图3.2.4测频模块 测控信号发生器CORNA的设计：频率测量的基本原理是计算每秒待测信号的 脉冲个数。这就要求CORNA的计数能使信号CORNA能产生一个一秒脉宽的周期信号。并对频率计的每一个计数器CH的使能端进行同步控制。当CORNA为高电平时，允许计数；为底电平时停止计数，并保持所计脉冲数。在停止计数期间，首先需要一个锁存信号的上升沿将计数器在前一秒的计数值锁存进16位锁存器LOCK中，并由外部的七段译码器译出，并稳定显示。测频时序电路原理图、方框图和时序及功能仿真结果如下图所示： 3.2.4.1测频时序电路原理图 3.2.4.2测频时序电路方框图 图3.2.4.3 测频模块时序及功能仿真结果 3.3 本章小结与其它硬件设计方法相比，用VHDL进行工程设计的优点是多方面的：具有很强的行为描述能力，支持大规模设计的分解和已有设计的再利用，可读性好，易于修改和发现错误，可以使用仿真器对VHDL源代码进行仿真允许设计者不依赖于器件，容易发现设计中出现的问题，以便及时处理。实现了设计与工艺无关，可移植性好，上市时间快，成本低，ASIC移植等优点。 4 编程下载4.1 下载以上的仿真正确无误后，则可以将设计编程下载到选定的目标器件中做进一步的硬件测试，以便最终了解设计的正确性。一）、为了进行进一步的验证，需要进行下载和硬件测试，因此必须根据EDA实验板的要求对设计项目的输入和输出管脚赋予确定的引脚号，以便能够对其进行实测。 点击Assign菜单，选择其中的Pin/Location/Chip项进入管脚锁定界面如图3.1图4.1.1原理图波形如下：（二）、选择目标芯片，便于在编译后得到有针对性的时序仿真文件。在Assign下选择Device进行设定，选择MAX7000S系列，选择EPM7128SLC8415芯片。（三）将实验板接好，连接电源，设置下载方式界面如图 图3.4（四）、本实验是向CPLD实验板上下载。以上步骤完成后，单击Program，即能