基于VHDL语言的数字电子钟设计.doc

基于VHDL语言的数字电子钟设计 摘要：本文在简要介绍了EDA技术特点的基础上，用EDA技术作为开发手段，运用VHDL语言，采用了自顶向下的设计方法，实现计时24小时的电子时钟的设计，并利用QuartusII 软件集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，该系统性能实现。关键字：EDA 数字电子时钟 CPLD VHDL 功能仿真一引言：现代电子技术的核心是EDA(Electronic Design Automation)技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自 动地完成逻辑编译、化简、分割、综合、优化、仿真，直到下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。 VHDL是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language）的缩写，在美国国防部支持下于1985年成功开发的一种快速设计电路的工具，是目前标准化流程最高的硬件描述语 言。IEEE于1987年将VHDL采纳为IEEE1067标准。VHDL经过20多年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达 风格和多层的仿真测试手段，在电子领域受到了普遍的认同和广泛的接触。EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。20世纪90年代以来，微电子工艺有了惊人的发展，2006年工艺水平已经达到了60nm，目前正向45nm迈进。大容量的可编程逻辑器件陆续面世，对电子设计的 工具提出了更高的要求，提供了广阔的发展空间，促进了EDA技术的新成。特别重要的是，世界各EDA公司致力推出兼容各种硬件实现方案和支持标准硬件描述 语言的EDA工具软件，有效地将EDA技术推向成熟。本设计采用自顶向下、混合输入方式（原理图输入顶层文件连接和VHDL语言输入各模块程序设计），实现数字钟的设计、下载和调试。二.设计基本要求设计一个电子钟，在输入时钟脉冲的作用下，采用24小时制计时，可以显示时、分、秒，用户可以设置时间.三.设计目的1. 掌握多位计数器相连的设计方法。2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。6. 培养独立分析问题，解决问题的能力。四设计原理1、电子时钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“分计数器” 。“分计数器”也采用60进制计数器，每累加60分发送一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的，可以根据当前需要的时间来设置电子时钟的时间，使它从这个时间开始计时。也可以对电子钟复位，重新开始计时。2、各模块及其功能电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。1）SECOND模块：用来对秒进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则秒计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。2）MINUTE模块：用来对分进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则分计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。MINUTE模块的时钟由SETMIN和SECOND记到60的进位两部分组成。3）HOUR模块：用来对时进行计数，当记到计数器的低四位为1001时，若高三位小于010时，则时计数器加7，目的是使计数值变为BCD码。当计数器的高三位小于010，低四位小于1001时，计数器加1；若当计数器记到0100100时，则有一进位。HOUR模块的时钟由SETHOUR和MINUTE记到60的进位两部分组成。4 )顶层CLOCK_TOP模块：用来对元件进行例化，以及对端口进行映射。同时整个计数器有清零，调时，调分功能3端口引脚名称输入，输出，五设计流程1基本设计框图时计数器标准秒信号脉冲秒计数器分计数器分脉冲信号号时脉冲信号秒输出分输出时输出六段显示译码器译码七段显示器显示“时”“分”“秒”2.设计原理图该数字电子钟的原理图如上图所示，它由一个秒计数器（second.u1）、一个分计数器(minut.u2)、一个时计数器(hour.u3)组成。他们均由各子模块源程序生成。然后根据设计原理连接而成。能实现各子模块的功能。其中：输入： CLK时钟脉冲（可以任意设置）RESET复位信号SETMIN分加1信号，SETHOUR时加1信号输出： SECOND_DAOUT秒输出MINUTE_DAOUT分输出 HOUR_DAOUT时输出3、设计过程（一）软件设计根据数字电子钟的设计原理，按照自定向下的设计思路，编写各个模块的VHDL源程序1.SECOND模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,reset,setmin:in std_logic;enmin:out std_logic;daout:out std_logic_vector(6 downto 0) );end entity second;architecture fun of second issignal count:std_logic_vector(6 downto 0);signal enmin_1,enmin_2:std_logic;begindaout=count;enmin_2=(setmin and clk);enmin=(enmin_1 or enmin_2);process(clk,reset,setmin)beginif(reset=1)then count=0000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)then if(count16#60#)thenif(count=1011001)then enmin_1=1;count=0000000;else count=count+7;end if; else count=0000000; end if;elsif(count16#60#)thencount=count+1;enmin_1=0after 100 ns;else count=0000000;end if;end if;end process;end fun;2.MINUTE模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,reset,clk1,sethour:in std_logic;enhour:out std_logic;daout:out std_logic_vector(6 downto 0) );end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0);signal enhour_1,enhour_2:std_logic;begindaout=count;enhour_2=(sethour and clk1);enhour=(enhour_1 or enhour_2);process(clk,reset,sethour)beginif(reset=1)then count=0000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)then if(count16#60#)thenif(count=1011001)then enhour_1=1;count=0000000;else count=count+7;end if; else count=0000000; end if;elsif(count16#60#)thencount=count+1;enhour_1=0after 100 ns;else count=0000000;end if;end if;end process;end fun;3.HOUR模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset:in std_logic; daout:out std_logic_vector(5 downto 0);end entity hour;architecture fun of hour is signal count:std_logic_vector(5 downto 0);begindaout=count; process(clk,reset)beginif(reset=1)thencount=000000;elsif(clkevent and clk=1)thenif(count(3 downto 0)=1001)thenif(count16#23#)thencount=count+7;else count=000000;end if;elsif(count16#23#)thencount=count+1; else countreset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout);u2:minute port map(clk=enmin_re, reset=reset, clk1=clk, sethour=sethour, enhour=enhour_re, daout=minute_daout);u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout);end a;（二）硬件设计利用QuartusII把程序写入实验板，根据上面的输入输出引脚，锁定到芯片引脚。本实验运用的芯片是EPF10K10LC84-4,还有利用了6个LED显示，分别显示时、分、秒各两个，没有利用译码器，利用的LED是8引脚的。本次验证利用实验板的模式7，根据板的说明书，锁定引脚并下载程序。引脚锁定如下表：端子名称锁定引脚端子名称锁定引脚clkpin_93Minute2pin_67sethourpin_7Minute3pin_68Setminpin_4Minute4pin_69resetpin_10Minute5pin_70hour0pin_73Minute6pin_71hour1pin_74Second0pin_39hour2pin-75Second1pin_40hour3pin_76Second2pin_41hour4pin_77Second3pin_42hour5pin_78Second4pin_47Minute0pin_51Second5pin_48Minute1pin_52Second6pin_49 硬件连接如下图： 按下实验板的复位按钮，时钟开始运行，由跳线帽可以选择频率设定时钟的快慢。LED上可以显示时钟，由锁定的引脚所对应的按钮可以锁定时钟时间和复位。六、系统的功能仿真Lattice公司推出的Isp Expert的数字系统设计软件，是一套完整的EDA软件，能够对所设计的数字电子系统进行时序仿真和功能仿真。 采用Lattice公司推出Isp Expert EDA的软件，对所编写的数字电子钟顶层文件原理图进行编译、逻辑综合，进行波形仿真，从仿真波形上看测量的结果是准确的：程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由时序图可以看出每一个时钟