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文档简介

班级： 学号： 姓名： 一、利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换图如图所示。状态转换表如图所示现态A现态B输入X次态A次态B输出Y000000001010010000011100100000101110110001111111由题目要求可知，选择Moore型状态机实现功能。通过quartusII 仿真验证功能。源程序如下：module zuoye_1(clk,din,op);input clk,din;output op;reg1:0current_state,next_state;reg op;parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11;always(posedge clk)begincurrent_state = next_state;endalways(current_state or din)begincase(current_state)S0: begin op=0; if(din=0) next_state=S0; else next_state=S1;endS1: begin op=0; if(din=0) next_state=S0; else next_state=S2;endS2: begin op=0; if(din=0) next_state=S0; else next_state=S3;endS3: begin op=1; if(din=0) next_state=S0; else next_state=S3;end default:begin op=0; next_state=S0; endendcaseendendmodule编写激励文件如下：预置输入为： 1001101110111101111100001101110timescale 1 ns/ 1 psmodule cj_1_vlg_tst();reg clk;reg din; wire op;cj_1 i1 (.clk(clk),.din(din),.op(op);initial begin clk=0;din=1; 1001101110111101111100001101110#1 din=0;#2 din=1;#2 din=0;#1 din=1;#3 din=0;#1 din=1;#4 din=0;#1 din=1;#5 din=0;#1 din=0;#1 din=0;#2 din=1;#2 din=0;#1 din=1;#3 din=0;#1 $stop(); $display(Running testbench); end always begin #(0.5) clk=clk; end endmodule以下为仿真逻辑原理图：RTL VIEWER Techno
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